专利名称：：基于软硬件相异性的二取二安全平台的信息处理方法
技术领域：
：本发明涉及一种二取二安全平台的信息处理方法，尤其是涉及一种基于软硬件相异性的二取二安全平台的信息处理方法。
背景技术：
：轨道交通信号行业直接涉及到列车的安全运行和人民群众的生命财产安全。对于一个铁路行业的安全产品而言，必须满足RAMS(可靠性、可用性、可维护性、安全性)的要求。尤其是对于车载ATP系统、轨旁ATC设备而言，它直接影响到列车安全运行，因而必须达到SIL4级的系统安全完善度等级。2取2运算系统要到达SIL4级安全等级，可以采用编码的方式，但运算速度会大大下降。
发明内容本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种运算速度下降较小的基于软硬件相异性的二取二安全平台的信息处理方法。本发明的目的可以通过以下技术方案来实现一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，安全平台从外部获得输入信息后，第一CPU和第二CPU分别对其进行错时运算，第一CPU将其运算结果发送给第二CPU，同时第二CPU其运算结果发送给第一CPU，第一CPU和第二CPU分别对自己的运算结果进行周期性检查，并同时对两运算结果进行比较，根据比较与检查结果对自己的运算结果进行修正，将修正后的两运算结果发送给第三CPU，该第三CPU对两运算结果进行比较，确认相同后，将最终的运算结果发送至外部设备。所述的第一CPU为RISC芯片，第二CPU为CISC芯片。所述的第三CPU为CISC芯片。所述的第一CPU与第二CPU之间通过双口RAM进行通讯。所述的第一CPU、第二CPU分别与第三CPU之间通过双口RAM进行通讯。所述的第一CPU采用VxWorks操作系统，第二CPU采用Linux操作系统。所述的第一CPU采用WinderRiverC++编译，第二CPU采用MicrosoftC++编译。所述的第一CPU与第二CPU的运算错时时间为13毫秒。所述的第一CPU与第二CPU在内存的使用上对各变量排列的次序不同，且将程序放在不同的硬盘分区上。与现有技术相比，本发明运算速度下降较小、安全性高。图1为本发明的安全模型；图2为本发明的可靠性框图；图3为本发明具体实施例的结构示意图。具体实施例方式下面结合附图和具体实施例对本发明进行详细说明。实施例如图1所示，一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，安全平台从外部获得输入信息后，第一CPU和第二CPU分别对其进行错时运算，第一CPU将其运算结果发送给第二CPU，同时第二CPU其运算结果发送给第一CPU，第一CPU和第二CPU分别对自己的运算结果进行周期性检查，并同时对两运算结果进行比较，根据比较与检查结果对自己的运算结果进行修正，将修正后的两运算结果发送给第三CPU，该第三CPU对两运算结果进行比较，确认相同后，将最终的运算结果发送至外部设备。如图2所示，为本发明的可靠性框图。安全性计算公式可以表述为<formula>formulaseeoriginaldocumentpage4</formula>公式中涉及的缩略语及符号解释如下<table>tableseeoriginaldocumentpage4</column></row><table>对公式进行分析，可以得到λ由硬件决定，一旦硬件选择确定，λ即确定。β也由硬件确定。T由用户需求即对产品的使用要求确定。DC对安全性的影响也较大，选择1个运算速度较快且足够大的DC，是解决安全平台的一条途径。βs对安全性影响也较大。此次发明就是要寻找一个将βs降低到非常小，且不要采用编码的方式(可以提高诊断覆盖率但会大大降低运算速度)，从而通过硬件的相异性和软件的相异性实现安全平台的方式。对于逻辑处理单元(如CPU)可以考虑其硬件包括运算单元出错；总线出错；寄存器出错；Cache出错；内存出错；其它存储介质出错；外部通讯器件出错；采用的方法为1)采用不同的硬件如2取2系统采用RISC芯片和CISC芯片组成2取2系统，并采用不同的操作系统；2)采用不同的操作系统和不同的编译器；3)人为地将CPU运算错开1段时间(如1毫秒)，确保总线出错和运算出错不会产生相同的软件运算出错结果；4)确保程序和数据在存储介质中存于不同的地方，内存中的数据存于不同的地方，以确保程序和数据在受到共模影响后不错在相同的地方；采取这些手段，可以确保共模的硬件故障不会产生相同的运算出错，这样，2个CPU进行运算结果的比较就有效，就可以检出大部分的错误。对于受到干扰后的随机故障，其不属于共模故障。同时，由于2取2平台需达到一定的电磁兼容的要求，干扰后的产生的影响较小，可以忽略不计。对于硬件随机实效后产生的共模故障，采用上述手段后，可以完全消除，具体分析见下表。序号硬件各部件共模故障不可比较检测的百分比运算单元o%1、不同的硬件、操作系统、编译器和CPU运算的错时保证同一时间的指令不同2、运算错误持续发生后影响其它运算，变为随机错误—ι^Mo%1、不同的硬件、操作系统、编译器和CPU运算的错时保证同一时间的总线使用不同2、总线错误持续发生后影响其它运算，变为随机错误~寄存器0%1、不同的硬件、操作系统、编译器和CPU运算的错时保证同一时间的寄存器使用基本不同2、寄存器错误持续发生后会影响其它预算，有一定的随机性~Cache1%1、不同的硬件、操作系统、编译器和CPU运算的错时保证同一时间的Cache使用基本不同2、Cache错误持续发生后会影响其它预算，有一定的随机性<table>tableseeoriginaldocumentpage6</column></row><table>如图3所示，对本发明，具体可以实现如下1)第一CPU、第二CPU采用不同的CPU进行构建，第一CPU采用RISC芯片，第二CPU采用CISC芯片；采用CISC芯片作为第三CPU；2)第一CPU、第二CPU间采用双口RAM进行通讯，2个CPU同第三CPU间采用双口RAM进行通讯；3)第一CPU、第二CPU分别采用不同的实时操作系统，第一CPU采用VxWorks操作系统，第二CPU采用实时Linux操作系统；4)第一CPU、第二CPU分别采用MicrosofeC++和WinderRiverC++进行编译；5)第一CPU、第二CPU错开时间Ims进行运算；6)第一CPU、第二CPU在内存的使用上对各变量排列的次序不同，且将程序放在不同的硬盘分区上；7)第三CPU对第一CPU与第二CPU的运算结果进行比较，确保相同。权利要求一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，安全平台从外部获得输入信息后，第一CPU和第二CPU分别对其进行错时运算，第一CPU将其运算结果发送给第二CPU，同时第二CPU其运算结果发送给第一CPU，第一CPU和第二CPU分别对自己的运算结果进行周期性检查，并同时对两运算结果进行比较，根据比较与检查结果对自己的运算结果进行修正，将修正后的两运算结果发送给第三CPU，该第三CPU对两运算结果进行比较，确认相同后，将最终的运算结果发送至外部设备。2.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU为RISC芯片，第二CPU为CISC芯片。3.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第三CPU为CISC芯片。4.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU与第二CPU之间通过双口RAM进行通讯。5.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU、第二CPU分别与第三CPU之间通过双口RAM进行通讯。6.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU采用VxWorks操作系统，第二CPU采用Linux操作系统。7.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU采用WinderRiverC++编译，第二CPU采用MicrosoftC++编译。8.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU与第二CPU的运算错时时间为13毫秒。9.根据权利要求1所述的一种基于软硬件相异性的二取二安全平台的信息处理方法，其特征在于，所述的第一CPU与第二CPU在内存的使用上对各变量排列的次序不同，且将程序放在不同的硬盘分区上。全文摘要本发明涉及一种基于软硬件相异性的二取二安全平台的信息处理方法，安全平台从外部获得输入信息后，第一CPU和第二CPU分别对其进行错时运算，第一CPU将其运算结果发送给第二CPU，同时第二CPU其运算结果发送给第一CPU，第一CPU和第二CPU分别对自己的运算结果进行周期性检查，并同时对两运算结果进行比较，根据比较与检查结果对自己的运算结果进行修正，将修正后的两运算结果发送给第三CPU，该第三CPU对两运算结果进行比较，确认相同后，将最终的运算结果发送至外部设备。与现有技术相比，本发明具有运算速度下降较小、安全性高等优点。文档编号G06F19/00GK101833490SQ20101013743公开日2010年9月15日申请日期2010年3月31日优先权日2010年3月31日发明者姜坚华,潘雷申请人:卡斯柯信号有限公司