专利名称：一种基于虚拟接口的条码解码芯片及条码解码装置的制作方法
一种基于虚拟接口的条码解码芯片及条码解码装置
技术领域：
本发明属于条码技术领域，特别地，涉及一种基于虚拟接口的条码解码芯片及条 码解码装置。
背景技术：
条码技术是在计算机技术与信息技术基础上发展起来的一门集编码、印刷、识别、 数据采集和处理于一身的新兴技术。条码技术由于其识别快速、准确、可靠以及成本低等优 点，被广泛应用于商业、图书管理、仓储、邮电、交通和工业控制等领域，并且势必在逐渐兴 起的“物联网”应用中发挥重大的作用。目前被广泛使用的条码包括一维条码及二维条码。一维条码又称线形条码，是由 平行排列的多个“条”和“空”单元组成，条形码信息靠条和空的不同宽度和位置来表达。一 维条码只是在一个方向(一般是水平方向)表达信息，而在垂直方向则不表达任何信息，因 此信息容量及空间利用率较低，并且在条码损坏后即无法识别。二维条码是由按一定规律在二维方向上分布的黑白相间的特定几何图形组成，其 可以在二维方向上表达信息，因此信息容量及空间利用率较高，并具有一定的校验功能。二 维条码可以分为堆叠式二维条码和矩阵式二维条码。堆叠式二维条码是由多行短截的一 维条码堆叠而成，代表性的堆叠式二维条码包括PDF417、Code 49、Code 16K等。矩阵式 二维条码是由按预定规则分布于矩阵中的黑、白模块组成，代表性的矩阵式二维条码包括 Codeone、Aztec、Data Matrix、OR 石马等。现有的条码解码处理一般是利用软件解码的方式实现，需要在处理器中写入实现 解码算法的一系列软件程序，软件程序容易被反向工程所破解；由于单个处理器只能同时 针对一种特定类型的条码格式进行解码处理，因此解码速度较慢，不能处理多种格式类型 的条码；再者，由于实现条码解码的软件算法较为复杂，因此所采用的处理器一般而言为高 端的处理器(如32位处理器)，由于高端的处理器价格较为昂贵，因此造成成本升高。另外，现有的条码解码设备需要专门的条码解码处理器和处理电路才能实现解码 功能，设备体积较大，通用性差。现有的便携式电子设备需要对内部结构和处理程序进行修 改才能集成现有的条码解码设备，增加了便携式电子设备的制造成本和使用成本，而且普 通的便携式电子设备在不进行设备改造的情况下不易实现条码解码功能，这限制了条码技 术的应用领域。因此，针对现有技术存在的以上不足，亟需提供一种条码解码方案，以实现条码解 码设备的小型化、便携化及即插即用功能。
发明内容为了克服现有条码解码设备体积较为庞大，便携性不强，无法实现即插即用，本发 明提供了一种基于虚拟接口的条码解码芯片，以克服上述问题。本发明提供一种基于虚拟接口的条码解码芯片，包括数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用 于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理 命令，根据处理命令将数据存储器中存储的条码图像传输至条码解码流水线进行解码；虚 拟NAND闪存总线接口，与寄存器组电连接，用于传输符合NAND闪存接口标准的数据。根据本发明的一个优选实施例，条码解码芯片进一步包括配置存储器，配置存储 器与寄存器组电连接，用于存储条码解码流水线工作时的运算参数以及查表数据，条码解 码流水线通过主控逻辑模块以及寄存器组从配置存储器获取运算参数以及查表数据。根据本发明的一个优选实施例，条码解码芯片进一步包括配置存储器，配置存储 器设置在条码解码流水线内部，用于存储条码解码流水线工作时的运算参数以及查表数 据。根据本发明的一个优选实施例，条码解码芯片包括由硬件逻辑实现的多个条码解 码流水线，多个条码解码流水线对条码图像进行并行处理。根据本发明的一个优选实施例，虚拟NAND闪存总线接口包括基本输入输出引脚、 命令锁存使能引脚、地址锁存使能引脚、片选引脚、写使能引脚以及读使能引脚。本发明进一步提供一种包括条码解码芯片的条码解码装置，包括USB接口，用于 输入或输出符合USB通信协议的数据；闪存数据控制模块，用于对虚拟NAND闪存总线接口 进行访问及输入输出数据；USB控制器，用于将从USB接口输入的符合USB通信协议的数据 转换为存储数据输入闪存数据控制模块117，以及将从闪存数据控制模块输出的数据转换 为符合USB通信协议的数据，经由USB接口输出；微处理器，用于协调闪存数据控制模块和 USB控制器的工作状态；本发明进一步提供一种包括条码解码芯片的条码解码装置，包括存储卡接口，用 于输入或输出符合存储卡通信协议的数据；闪存数据控制模块，用于对虚拟NAND闪存总线 接口进行访问及输入输出数据；存储卡控制器，用于将从存储卡接口输入的符合存储卡通 信协议的数据转换为存储数据输入闪存数据控制模块，以及将从闪存数据控制模块输出的 数据转换为符合存储卡通信协议的数据，经由存储卡接口输出。本发明进一步提供一种包括条码解码芯片的条码解码装置，包括存储控制器，用 于对虚拟NAND闪存总线接口进行访问及输入输出数据；微处理器，通过存储控制器访问基 于虚拟接口的条码解码芯片。本发明进一步提供一种包括条码解码芯片的条码解码装置，包括微处理器，与虚拟NAND闪存总线接口电连接，透过自带的指令集访问条码解码芯 片。本发明提供了一种便携式的条码解码方案，用户只需通过支持读取NAND闪存的 设备输入条码图像到基于虚拟接口的条码解码芯片中，就可获取相应的解码结果，提高了 条码解码设备的便携性，而且现有的支持读取NAND闪存的设备无需进行任何改动即可与 条码解码设备配合使用，增加了条码解码设备的应用范围和使用灵活性，同时由于采用了 类似并行的硬件解码方式，因而解码速度比现有的软件解码速度更快。
图1是根据本发明第一优选实施例的基于虚拟接口的条码解码芯片及条码解码装置的电路连接框图。图2是根据本发明第二优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。图3是根据本发明第三优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。图4是根据本发明第四优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。
具体实施方式有关本发明的特征及技术内容，请参考以下的详细说明与附图，附图仅提供参考 与说明，并非用来对本发明加以限制。图1是根据本发明第一优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。本发明所揭示的基于虚拟接口的条码解码芯片包括虚拟NAND闪存 总线接口 116、配置存储器111、寄存器组103、主控逻辑模块101、条码解码流水线102以及 数据存储器104。其中，条码解码流水线102包括PDF417条码解码流水线、一维条码解码流水线以 及RSS(Reduced Space Symbology缩小空间码)条码解码流水线，不同类型的条码解码流 水线用于处理不同条码格式的条码图像，其利用硬件逻辑实现。数据存储器104用于存储从条码解码芯片外部获取的条码图像，其具体可利用 RAM (random access memory随机存取存储器)来实现。主控逻辑模块101可根据特定命令触发特定事件，可以通过触发与主控逻辑模块 101电连接的设置开关(未图示)或从虚拟NAND闪存总线接口 116获取外部命令来选取所 需的控制状态，如从数据存储器104获取条码图像，将其传输至条码解码流水线102等。本 发明所揭示的主控逻辑模块101不具备运算功能，而是仅根据一定条件触发相应事件，具 体可利用现有的状态机实现。虚拟NAND闪存总线接口 116与条码解码芯片外部的电路连接且进行通讯，以传输 符合NAND闪存接口标准的数据。外部电路通过虚拟NAND闪存总线接口 116输入命令以及 条码图像。虚拟NAND闪存总线接口 116与主控逻辑模块101之间设置有寄存器组103，寄存 器组103包括一系列自定义的寄存器，包括状态寄存器、数据寄存器以及命令寄存器等，状 态寄存器用于显示主控逻辑模块101的工作状态，数据寄存器用于暂存数据，命令寄存器 用于暂存命令，主控逻辑模块101可从数据寄存器读取数据，从命令寄存器读取命令，并且 根据特定命令作出特定动作，其中包括从虚拟NAND闪存总线接口 116输入的命令。寄存器 组103与主控逻辑模块101将条码解码流水线102与外部电路隔离，可方便以后对条码解 码流水线102进行升级(如增加更多可处理其他格式类型的条码解码流水线)。另外，配置存储器111与寄存器组103电连接，用于存储条码解码流水线102工 作时的运算参数以及查表数据(如译码运算所需的码表)，条码解码流水线102可通过主 控逻辑模块101以及寄存器组103从配置存储器111获取以上数据，其必须能够保证在 断电的情况下不会丢失数据，可用现有的EEPROM(ElectricalIy Erasable ProgrammableRead-Only Memory,电可擦可编程只读存储器)来实现，在一些情况下，配置存储器111可 直接设置在条码解码流水线102中。当条码图像通过虚拟NAND闪存总线接口 116输入至寄存器组103的数据寄存器 中，主控逻辑模块102可从数据寄存器获取条码图像，并将其保存至数据存储器104，当主 控逻辑模块102从寄存器组103的命令寄存器读取到处理命令时，可将数据存储器104中 的条码图像传输至条码解码流水线102进行处理，条码解码流水线102可对该条码图像进 行图像预处理、灰度提取、二值化、码字读取、译码处理等一系列的条码解码处理操作。值得注意的是，由于条码解码流水线102包括PDF417条码解码流水线、一维条码 解码流水线以及RSS条码解码流水线等多种针对不同条码类型的条码解码流水线。因此， 在获取条码图像后，例如是一维条码，那么该一维条码图像会同时传输至以上三种条码解 码流水线中进行并行处理，而由与其格式相容的一维条码解码流水线输出该条码图像的正 确条码信息。当然，也可以根据需要设置一种或者其他多种格式的条码解码流水线。由于与一维条码图像格式不相容，PDF417条码解码流水线和RSS条码解码流水线 在接收到该一维条码图像后无法进行相应处理，并输出正确的条码信息。同样地，条码解 码流水线102也可对PDF417条码图像、RSS条码图像进行上述处理。当然，主控逻辑模块 102也可根据用户的选择仅控制多个条码流水线中的一个条码流水线对输入条码图像进行 处理。另外，若从虚拟NAND闪存总线接口 116先后获取三张条码图像A、B、C至数据存储 器104，三张条码图像A、B、C分别对应三种不同类型的条码格式PDF417条码、RSS条码以 及一维条码，那么该三张条码图像可按获取的先后次序从数据存储器104提供至条码解码 流水线102，同一时间下，PDF417条码解码流水线、一维条码解码流水线以及RSS条码解码 流水线会首先并行处理条码图像A，结果是PDF417条码解码流水线会对条码图像A作相应 处理，并输出正确条码信息，其他两个条码解码流水线则无法对条码图像A进行处理。如果 在PDF417条码解码流水线对条码图像A的处理过程中，一维条码解码流水线以及RSS条码 解码流水线已确认无法处理A，则会尝试处理下一张条码图像B，其中RSS条码解码流水线 会对条码图像B进行处理，并输出正确条码信息。如果在PDF417条码解码流水线和RSS条 码解码流水线分别对条码图像A、B进行处理的过程中，一维条码解码流水线已确认无法处 理条码图像B，则会继续尝试对下一条码图像C进行处理，并且由于格式对应，一维条码解 码流水线可对C进行处理，并输出正确条码信息。由于不用等待第一张条码图像处理完成就可以处理第二张条码图像，并且不用等 待第二张条码图像处理完成就可以处理第三条码张图像，因此以上并行的条码图像处理方 式可极大地提高处理不同类型的条码图像的速度。条码解码流水线102输出的条码信息可由主控逻辑模块101存储至数据存储器 104，并在需要输出时再从数据存储器104存储至数据寄存器。当然，条码解码流水线102 输出的条码信息可由主控逻辑模块101直接存储至数据寄存器。存储至数据寄存器的条码 信息可经虚拟NAND闪存总线接口 116传输至外部电路。本发明所采用的虚拟NAND闪存总线接口 116包括标准NAND闪存接口，主要包括 以下引脚，I/Oq-I/O7、CLE、ALE、CS、TO、RE，其中各引脚的功能如下表1. 1所介绍表 1. 1
一般而言，当引脚ALE有效时，虚拟NAND闪存总线接口 116从引脚I/O。 1/07接 收到地址数据，当引脚CLE有效时，虚拟NAND闪存总线接口 116从引脚I/O。 1/07接收到 命令，并且将该命令暂存至寄存器组303的命令寄存器中，在TO引脚有效时，条码图像可从 虚拟NAND闪存总线接口 116的引脚I/U-I/07输入寄存器组103的数据寄存器，主控逻辑 模块101可根据上述命令从寄存器组103的数据寄存器获取条码图像，并传输至数据存储 器104。另外，当主控逻辑模块101从寄存器组103的命令寄存器读取到处理命令时，可将 数据存储器104中的条码图像传输至条码解码流水线102进行解码处理。另外，本发明所揭示的利用上述条码解码芯片实现的条码解码装置进一步包括闪 存数据控制模块117、微处理器119、USB(UniverSal Serial BUS，通用串行总线)控制器 118以及USB接口 120，值得注意的是，闪存数据控制模块117、微处理器119以及USB控制 器118可以是独立的模块，或是集成的模块，而USB接口 120通常是便携式的外置接口。虚拟NAND闪存总线接口 116与闪存数据控制模块117电连接，使得闪存数据控制 模块117将虚拟NAND闪存总线接口 116以及其后的寄存器组103、主控逻辑模块101、条码 解码流水线102、数据存储器104识别为现有的NAND闪存，因此，虚拟NAND闪存总线接口 116以及其后的寄存器组103、主控逻辑模块101、条码解码流水线102、数据存储器104被 虚拟成现有的NAND闪存，由闪存数据控制模块117控制其读写操作。
其中，微处理器119分别与闪存数据控制模块117和USB控制器118电连接，用于 协调闪存数据控制模块117和USB控制器118的工作状态，USB控制器118分别与USB接口 120和闪存数据控制模块117电连接，用于将USB接口 120输入的符合USB通信协议的数据 转换为存储数据输入闪存数据控制模块117，以及将闪存数据控制模块117输出的数据转 换为符合USB通信协议的数据，经由USB接口 120输出，从而实现闪存数据控制模块117与 USB接口 120之间的数据传输。闪存数据控制模块117用于对虚拟NAND闪存总线接口 116 进行访问及输入输出数据。通过以上设置，本发明所揭示的条码解码装置可通过USB接口 120与任何现有的兼容USB通信协议的设备电连接。当条码图像从USB接口 120输入后，经 由USB控制器118进行数据转换后可送至虚拟NAND闪存总线接口 116，虚拟NAND闪存总线 接口 116将条码图像暂存至寄存器组103的数据寄存器中，主控逻辑模块101从数据寄存 器中获取改条码图像，并将其存储至数据存储器104，当主控逻辑模块101从命令寄存器中 接收到处理命令后，会将数据存储器104中的条码图像发送至条码解码流水线102，由条码 解码流水线102对该条码解码流水线进行解码运算，并且在运算完成后将运算结果输出至 虚拟NAND闪存总线接口 116，闪存数据控制模块117读取运算结果并经由USB控制器118 转换为符合USB通信协议的数据输出至USB接口 120，由兼容USB通信协议的设备从USB接 口 120获取运算结果。图2是根据本发明第二优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。在图2中，存储卡接口 220用于输入或输出符合存储卡通信协议的 数据，闪存数据控制模块217用于对虚拟NAND闪存总线接口 216进行访问及输入输出数 据，存储卡控制器218用于将从存储卡接口输入的符合存储卡通信协议的数据转换为存储 数据输入闪存数据控制模块217，以及将从闪存数据控制模块217输出的数据转换为符合 存储卡通信协议的数据，经由存储卡接口 220输出，值得注意的是，闪存数据控制模块217、 存储卡控制器218可以是独立的模块，或是相互集成的模块，而存储卡接口 220通常是便携 式的外置接口。图3是根据本发明第三优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。在图3中，存储控制器317分别与虚拟NAND闪存总线接口 316和微 处理器318电连接，用于对虚拟NAND闪存总线接口 316进行访问及输入输出数据，微处理 器318可通过存储控制器317访问本发明的基于虚拟接口的条码解码芯片。存储控制器 317内包括闪存控制模块、ROM控制模块、RAM控制模块等多种存储控制模块之一或其组合。 值得注意的是，存储控制器317和微处理器318可以是独立的模块，或是相互集成的模块。图4是根据本发明第四优选实施例的基于虚拟接口的条码解码芯片及条码解码 装置的电路连接框图。在图4中，微处理器418直接与虚拟NAND闪存总线接口 416电连 接，具体而言，是将虚拟NAND闪存总线接口 416连接到微处理器416总线上，因此微处理器 416可将本发明的基于虚拟接口的条码解码芯片虚拟为NAND闪存，从而透过自带的指令集 访问本发明的基于虚拟接口的条码解码芯片。本发明提供了一种便携式的条码解码方案，用户只需通过支持读取NAND闪存的 设备输入条码图像到基于虚拟接口的条码解码芯片中，就可获取相应的解码结果，提高了 条码解码设备的便携性，而且现有的支持读取NAND闪存的设备无需进行任何改动即可与 条码解码设备配合使用，增加了条码解码设备的应用范围和使用灵活性，同时由于采用了并行的硬件解码方式，因而解码速度比现有的软件解码速度更快。由以上所揭示的实施例可知，本发明所揭示的基于虚拟接口的条码解码芯片由 于采用了条码解码处理专用的硬件解码流水线，因此其与现有的软件解码相比解码速度 更快；另外，纯硬件结构的条码解码处理流水线不会被反向工程所破解，安全性能很高；并 且，将条码解码芯片集成于支持读取NAND闪存的接口上，使得可实现从支持读取NAND闪存 的接口输入条码图像，即时解码，实现了条码解码设备的小型化、便携化及即插即用功能。以上参照
了本发明的各种优选实施例，但是只要不背离本发明的实质和 范围，本领域的技术人员可以对其进行各种形式上的修改和变更，都属于本发明的保护范 围。
权利要求
一种基于虚拟接口的条码解码芯片，其特征在于，包括数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，所述命令寄存器用于暂存命令，所述数据寄存器用于暂存数据；条码解码流水线，用于处理所述条码图像；主控逻辑模块，从所述命令寄存器获取处理命令，根据所述处理命令将所述数据存储器中存储的所述条码图像传输至所述条码解码流水线进行解码；虚拟NAND闪存总线接口，与所述寄存器组电连接，用于传输符合NAND闪存接口标准的数据。
2.根据权利要求1所述的条码解码芯片，其特征在于，所述条码解码芯片进一步包括 配置存储器，所述配置存储器与所述寄存器组电连接，用于存储所述条码解码流水线工作 时的运算参数以及查表数据，所述条码解码流水线通过所述主控逻辑模块以及所述寄存器 组从所述配置存储器获取所述运算参数以及所述查表数据。
3.根据权利要求1所述的条码解码芯片，其特征在于，所述条码解码芯片进一步包括 配置存储器，所述配置存储器设置在所述条码解码流水线内部，用于存储所述条码解码流 水线工作时的运算参数以及查表数据。
4.根据权利要求1所述的条码解码芯片，其特征在于，所述条码解码芯片包括由硬件 逻辑实现的多个所述条码解码流水线，所述多个条码解码流水线对所述条码图像进行并行 处理。
5.根据权利要求1所述的条码解码芯片，其特征在于，所述虚拟NAND闪存总线接口包 括基本输入输出引脚、命令锁存使能引脚、地址锁存使能引脚、片选引脚、写使能引脚以及 读使能引脚。
6.一种包括权利要求1-5任一项所述的条码解码芯片的条码解码装置，其特征在于， 包括USB接口，用于输入或输出符合USB通信协议的数据；闪存数据控制模块，用于对所述虚拟NAND闪存总线接口进行访问及输入输出数据； USB控制器，用于将从所述USB接口输入的所述符合USB通信协议的数据转换为存储数 据输入所述闪存数据控制模块117，以及将从所述闪存数据控制模块输出的数据转换为符 合所述USB通信协议的数据，经由所述USB接口输出；微处理器，用于协调所述闪存数据控制模块和所述USB控制器的工作状态。
7.一种包括权利要求1-5任一项所述的条码解码芯片的条码解码装置，其特征在于， 包括存储卡接口，用于输入或输出符合存储卡通信协议的数据； 闪存数据控制模块，用于对所述虚拟NAND闪存总线接口进行访问及输入输出数据； 存储卡控制器，用于将从所述存储卡接口输入的符合存储卡通信协议的数据转换为存 储数据输入所述闪存数据控制模块，以及将从所述闪存数据控制模块输出的数据转换为符 合存储卡通信协议的数据，经由所述存储卡接口输出。
8.一种包括权利要求1-5任一项所述的条码解码芯片的条码解码装置，其特征在于， 包括存储控制器，用于对所述虚拟NAND闪存总线接口进行访问及输入输出数据； 微处理器，通过所述存储控制器访问所述基于虚拟接口的条码解码芯片。
9. 一种包括权利要求1-5任一项所述的条码解码芯片的条码解码装置，其特征在于， 包括微处理器，与所述虚拟NAND闪存总线接口电连接，透过自带的指令集访问所述条码解 码芯片。
全文摘要
本发明提供一种基于虚拟接口的条码解码芯片及条码解码装置，包括数据存储器，用于存储条码图像；寄存器组，包括命令寄存器和数据寄存器，命令寄存器用于暂存命令，数据寄存器用于暂存数据；条码解码流水线，用于处理条码图像；主控逻辑模块，从命令寄存器获取处理命令，根据处理命令将数据存储器中存储的条码图像传输至条码解码流水线进行解码；虚拟NAND闪存总线接口，与寄存器组电连接，用于传输符合NAND闪存接口标准的数据。透过以上设置，本发明提供了一种基于虚拟接口的条码解码芯片及条码解码装置，实现了条码解码设备的小型化、便携化及即插即用功能。
文档编号G06K7/10GK101882208SQ20101018897
公开日2010年11月10日 申请日期2010年6月1日 优先权日2010年6月1日
发明者张义锦, 林建华, 蔡强, 陈永长 申请人:福建新大陆电脑股份有限公司