专利名称：基于pci互联的地址内存映射系统和方法
技术领域：
本发明涉及嵌入式配置处理器的技术领域，具体是基于PCI互联的地址内存映射系统和方法。
背景技术：
PowerPC是ー种RISC (精简指令体系计算机)体系结构。20世纪90年代，IBM、Apple和Motorola公司开发PowerPC芯片成功，并制造出基于PowerPC的多处理器计算机。PowerPC架构的特点是可伸縮性好、方便灵活。第一代PowerPC采用0. 6um生产エ艺，晶体管集成度达到单芯片300万个。Motorola公司将PowerPC内核设计到SoC芯片之中，形成了 Power QUICC I-III家族的数十种型号的嵌入式通信处理器。Motorola的基于PowerPC体系结构的嵌入式处理器芯片有MPC505、821、850、860、8240、8245、8260、8560等近几十种产品，其中MPC860是Power QUICC系列的典型产品，MPC8260是Power QUICC II系列的典型产品，MPC8560是Power QUICC III系列的典型产品。Power QUICC系列微处理器一般有三个功能模块组成，嵌入式PowerPC核(EMPCC)，系统接ロ単元(SIU)以及通信处理器(CPM)模块，这三个模块内部总线都是32位。除此之外Power QUICC中还集成了ー个32位的RISC内核。Power PC核主要执行高层代码，而RISC则处理实际通信的低层通信功能，两个处理器内核通过高达8K字节的内部双ロ RAM相互配合，共同完成強大的通行控制和处理功能。CPM以RISC控制器为核心构成，除包括ー个RISC控制器外，还包括七个串行DMA(SDMA)通道、两个串行通信控制器(SCC)、ー个通用串行总线通道(USB)、两个串行管理控制器(SMC)、ー个I2C接口和一个串行外围电路(SPI)，可以通过灵活的编程方式实现对Ethernet、USB、Tl/El、ATM等的支持以及对UART、HDLC等多种通信协议的支持。Power QUICC II在灵活性、扩展能力、集成度等方面提供了更高的性能，同样由嵌入式的PowerPC核和通信处理模块CPM两部分集成而来。这种双处理器的结构由于CPM承接了嵌入式Power PC核的外围接ロ任务，所以较传统结构更加省电。CPM交替支持三个快速串行通信控制器(FCC)，ニ个多通道控制器(MCC)，四个串行通信控制器(SCC)，ニ个串行管理控制器(SMC)，一个串行外围接ロ电路(SPI)和ー个I2C接ロ。嵌入式的Power PC核和通信处理模块(CPM)的融合，以及Power QUICCII的其他功能、性能缩短了技术人员在网络和通信产品方面的开发周期。同QUICCII相比，QUICCI11集成度更高、功能更强大、具有更好的性能提升机制。QUICCI11中的CPM较II产品200MHz的CPM的运行速度提升了 66%，达到333MHz，同时保持了与早期产品的向后兼容性。这使得客户能够最大范围的延续其现有的软件投入、简化未来的系统升级、又极大的节省开发周期。QUICCIII通过微代码具有的可扩展性和増加客户定制功能的特性，能够使客户针对不同应用领域开发出各具特色的产品。这种从PowerQUICC II开始就有的微代码复用功能，已经成为简化和降低升级成本的主要设计考虑。
由于具有強大的处理能力，PowerPC 一般应用在服务器或运算能力強大的专用计算机上以及游戏机上。国外厂商不仅是PowerPC芯片提供商，也是模块级组件的设计商和广品提供商。除了民用市场之外，PowerPC在军用市场上获得了广泛的应用，如GE、CCT、DY4等公司在PowerPC的应用研究和市场推广上都走在了世界的前列。现代先进的雷达系统、通信系统、无人飞行器(UAV)、测控系统等都有大量的PowerPC芯片发挥着重要和核心的作用。尤其是在抗恶劣环境和嵌入式领域，PPC更是应用广泛。与PPC配套的软件如VxWorks操作系统等也是大量应用于各类电子系统中。 传统的多处理器之间互联一般采用双ロ RAM、FIFO等，双ロ RAM虽然使用方便，但缺点是体积大、速度慢、互联线多、使用不灵活。使用FIFO速度较快，但是传输为单向；双向传输需要双向FIF0，连线很多，使用也不灵活；并且FIFO和双ロ RAM以物理芯片形式存在，通常16bits或32bits，占据了大量的空间。
发明内容
本发明为了上述技术问题，提供了基于PCI互联的地址内存映射系统和方法，本发明不仅可以解决传统结构复杂和传输速度慢的问题，还使得成本与速率得到有效控制，很大程度地降低了生产成本，实现了产品体积小，可以根据处理器需要进行自动配置内存映射的大小。本发明实现的技术方案如下
基于PCI互联的地址内存映射系统，其特征在于包括N个处理器节点，每两个处理器节点之间通过PCI — X总线连接，N个处理器节点均连接同一个中央控制器，其中，N^l；每个处理器节点包括一个处理器和一个桥片，处理器与桥片连接，桥片与中央控制器连接，桥片上包含有两个PCI-X总线控制器；所述每两个处理器节点之间通过PCI-X总线连接各自的桥片。所述系统的内存地址映射方法为
当N个处理器节点的桥片在上电复位后，N个处理器节点通过PCI — X总线串联形成环路；每个处理器节点的处理器配置各自连接的桥片，使桥片连接的两条PCI-X总线通过桥片的PCI-PCI桥功能相连接，并且把其中的一条PCI-X总线的地址映射到另外一条PCI-X总线上；然后，每个处理器配置各自连接的桥片，将桥片连接的两条PCI-X总线的地址分别映射到该处理器的MPX总线上；最后，按照事先规划好的每个处理器节点的处理器的内存空间，从第一处理器节点的处理器开始依次配置各自连接的桥片，将第一处理器节点的桥片连接的两条PCI-X总线地址分别映射到第二个处理器节点的处理器的MPX总线上，依次进行地址映射，直至第N个处理器节点的桥片连接的两条PCI-X总线地址分别映射到第一处理器节点的处理器的MPX总线上；从而完成PCI-X互联的地址内存映射。所述N个处理器节点通过PCI — X总线串联形成环路是指，每个处理器节点的两个PCI-X总线控制器经过自动初始化后，ー个PCI-X总线控制器为主模式控制器，另ー个PCI-X总线控制器为从模式控制器；然后，第一处理器节点的主模式控制器通过PCI — X总线连到第二处理器节点的从模式控制器，第二处理器节点的主模式控制器通过PCI — X总线连到第三处理器节点的从模式控制器，……，第N-I处理器节点的主模式控制器通过PCI 一 X总线连到第N处理器节点的从模式控制器，第N处理器节点的主模式控制器通过PCI 一 X总线连到第一处理器节点的从模式控制器，从而通过N条PCI-X总线形成ー个环路。所述处理器为MPC7448处理器，该处理器的工作频率为I. OGHz到I. 5GHz，所述Flash 为 512Mbyte、32bi 的 Flash，Flash 的接 ロ支持 128Mbyte/s 的传输数率。所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。所述PCI-X/PCI总线的最高速率为100MHz、64bit (速率800MB/S)。四个处理器节点之间的一条PCI-X/PCI总线一直工作在PCI-XlOO模式(100MHz，64bit)。所述每个处理器节点还具备四个千兆以太网接ロ，是由其对应的桥片实现。桥片集成的千兆以太网控制器具备专用的DMA引擎，支持达9K字节的大包，高效的缓冲管理机制，支持IP、TCP和UDP硬件校验和计算，可很大程度减小处理器的开销。本发明的有益效果如下
本发明解决了传统结构复杂和传输速度慢的问题，很大程度地降低了生产成本，现在的系统结构简单，体积小，生产成本较低；还可以根据处理器需要进行自动配置内存映射的大小。
图I为本发明的原理框图
图2为本发明适用于四个处理器节点的示意图。
具体实施例方式如图I为本系统的结构原理框图，基于PCI互联的地址内存映射系统，包括N个处理器节点，每两个处理器节点之间通过PCI — X总线连接，N个处理器节点均连接同一个中央控制器，其中，N ^ I ;每个处理器节点包括一个处理器和一个桥片，处理器与桥片连接，桥片与中央控制器连接，桥片上包含有两个PCI-X总线控制器；所述每两个处理器节点之间通过PCI-X总线连接各自的桥片。如图2所示，基于PCI互联的地址内存映射系统，包括中央控制器、四个处理器节点和ー个Flash存储器，中央控制器与四个处理器节点、Flash存储器均连接；所述每个处理器节点包括一片MPC7448处理器、一个桥片和一个双数据沿动态随机存储器DDR SDRAM,双数据沿动态随机存储器DDR SDRAM与MPC7448处理器连接，MPC7448处理器与桥片连接，桥片与中央控制器连接；所述每两个处理器节点的桥片之间通过PCI-X总线连接，四个处理器节点与四条PCI-X总线连接呈环形；所述每个处理器节点的桥片均设置有网络接口和串行ロ。所述MPC7448处理器的工作频率为I. OGHz到I. 5GHz,所述Flash为512Mbyte、32bi的Flash，Flash的接ロ支持128Mbyte/s的传输数率。所述DDR SDRAM为512Mbyte的DDR SDRAM,该DDR SDRAM的瞬时最大传输速率能达到2. OGB/s,还带有ECC (纠错码)功能,能发现单位和双位错误，并能纠正单位错误。所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。所述PCI-X/PCI总线的最高速率为100MHz、64bit (速率800MB/S)。四个处理器节点之间的一条PCI-X/PCI总线一直工作在PCI-XlOO模式(100MHz，64bit)。所述系统还提供四个EIA-232串行ロ，每个处理器节点对应I个串ロ，四个EIA-232串行ロ全部接到前面板，可通过计算机的串ロ通讯。
所述每个处理器节点还具备四个千兆以太网接ロ，是由其对应的桥片实现。桥片集成的千兆以太网控制器具备专用的DMA引擎，支持达9K字节的大包，高效的缓冲管理机制，支持IP、TCP和UDP硬件校验和计算，这些功能都能很大程度上减小处理器的开销。所述系统中的PCI — X总线总共四条，物理存在，分别连接到每个处理器节点的桥片上，通过MPC7448配置各自节点的桥片，把PCI地址映射到MPC7448的总线上，从而实现内存映射。如图2所示系统的地址内存映射方法如下
步骤一四个处理器节点的桥片在上电复位后，每个处理器节点的两个PCI-X总线控制器一个自动初始化为主模式，一个初始化为从模式，A节点的主模式控制器通过硬件PCI 一 X总线连到B节点的从模式控制器，B节点的主模式控制器通过硬件PCI — X总线连到C节点的从模式控制器，C节点的主模式控制器通过硬件PCI — X总线连到D节点的从模式控制器，D节点的主模式控制器通过硬件PCI — X总线连到A节点的从模式控制器；从而通过四条PCI-X总线形成ー个环路。步骤ニ 每个处理器节点的MPC7448通过程序配置各自的桥片，使桥片的两个PCI-X总线通过内部的PCI-PCI桥功能连接起来，把其中的一条PCI-X总线的地址映射到另外一条PCI-X总线上。步骤三每个处理器节点的MPC7448再通过程序配置各自的桥片，使桥片两条PCI-X总线地址分别映射到节点内的MPC7448的MPX总线上。步骤四通过事先规划好的每个MPC7448的内存空间，A节点的MPC7448通过程序配置其桥片，使与B和D节点相连的两条PCI-X总线地址分别映射到B节点的MPX总线上；B节点的MPC7448通过程序配置其桥片，使与A和C节点相连的两条PCI-X总线地址分别映射到C节点的MPX总线上；C节点的MPC7448通过程序配置其桥片，使与B和D节点相连的两条PCI-X总线地址分别映射到D节点的MPX总线上；D节点的MPC7448通过程序配置其桥片，使与A和C节点相连的两条PCI-X总线地址分别映射到A节点的MPX总线上。至此PCI-X互联地址内存映射完成。此技术除四个处理器节点系统可用外，还可用于其他多个处理器节点系统，如3个、5个、6个等，可用于无限多个处理器节点的系统。针对无限多个处理器节点的系统的工作方式，类似于上述四个处理器节点的系统工作方式，把每个桥片的内部的两个PCI-X总线控制器一个自动初始化为主模式，ー个初始化为从模式，I节点的主模式控制器通过硬件PCI — X总线连到2节点的从模式控制器，2节点的主模式控制器通过硬件PCI — X总线连到3节点的从模式控制器，3节点的主模式控制器通过硬件PCI — X总线连到4节点的从模式控制器，以此类推，N节点的主模式控制器通过硬件PCI — X总线连到N+1节点的从模式控制器，最后ー个节点N+2的主模式控制器通过硬件PCI — X总线连到I节点的从模式控制器；从而通过N+2条PCI-X总线形成一个环路；再通过程序配置把每个节点的内存映射到每条PCI-X总线地址上。通过实验对比，可以得到本发明和传统系统相比较得到的參数差别，如下表所
权利要求
1.基于PCI互联的地址内存映射系统，其特征在于包括N个处理器节点，每两个处理器节点之间通过PCI — X总线连接，N个处理器节点均连接同一个中央控制器，其中，NS I ；每个处理器节点包括一个处理器和一个桥片，处理器与桥片连接，桥片与中央控制器连接，桥片上包含有两个PCI-X总线控制器；所述每两个处理器节点之间通过PCI-X总线连接各自的桥片。
2.根据权利要求I所述系统的内存地址映射方法，其特征在于当N个处理器节点的桥片在上电复位后，N个处理器节点通过PCI — X总线串联形成环路；每个处理器节点的处理器配置各自连接的桥片，使桥片连接的两条PCI-X总线通过桥片的PCI-PCI桥功能相连接，并且把其中的一条PCI-X总线的地址映射到另外一条PCI-X总线上；然后，每个处理器配置各自连接的桥片，将桥片连接的两条PCI-X总线的地址分别映射到该处理器的MPX总线上；最后，按照事先规划好的每个处理器节点的处理器的内存空间，从第一处理器节点的处理器开始依次配置各自连接的桥片，将第一处理器节点的桥片连接的两条PCI-X总线地址分别映射到第二个处理器节点的处理器的MPX总线上，依次进行地址映射，直至第N个处理器节点的桥片连接的两条PCI-X总线地址分别映射到第一处理器节点的处理器的MPX总线上；从而完成PCI-X互联的地址内存映射。
3.根据权利要求2所述的基于PCI互联的地址内存映射系统，其特征在于所述N个处理器节点通过PCI - X总线串联形成环路是指，每个处理器节点的两个PCI-X总线控制器经过自动初始化后，一个PCI-X总线控制器为主模式控制器，另一个PCI-X总线控制器为从模式控制器；然后，第一处理器节点的主模式控制器通过PCI — X总线连到第二处理器节点的从模式控制器，第二处理器节点的主模式控制器通过PCI - X总线连到第三处理器节点的从模式控制器，……，第N-I处理器节点的主模式控制器通过PCI — X总线连到第N处理器节点的从模式控制器，第N处理器节点的主模式控制器通过PCI - X总线连到第一处理器节点的从模式控制器，从而通过N条PCI-X总线形成一个环路。
4.根据权利要求I或3所述的基于PCI互联的地址内存映射系统，其特征在于所述处理器为MPC7448处理器，该处理器的工作频率为I. OGHz到I. 5GHz，所述Flash为512Mbyte、32bi的Flash，Flash的接口支持128Mbyte/s的传输数率。
5.根据权利要求I或3所述的基于PCI互联的地址内存映射系统，其特征在于所述桥片为PowerPC桥片，桥片为MPC7448、DDR SDRAM和PCI-X总线提供无阻塞的数据通道，桥片同时支持PowerPC工作在MPX总线模式。
6.根据权利要求I或3所述的基于PCI互联的地址内存映射系统，其特征在于所述PCI-X/PCI总线的最高速率为100MHz、64bit。
7.根据权利要求I或3所述的基于PCI互联的地址内存映射系统，其特征在于所述每个处理器节点还具备四个千兆以太网接口，是由其对应的桥片实现。
全文摘要
本发明公开了基于PCI互联的地址内存映射系统，包括N个通过PCI－X总线串联形成环路的处理器节点，其中N≥1；每个节点包括相互连接的处理器和桥片，桥片与中央控制器连接；该系统映射方法是首先将每个节点的一条PCI-X总线地址映射到另一PCI-X总线上，然后将每个节点的PCI-X总线地址映射到该节点的处理器MPX总线上；最后，将前一节点的PCI-X总线地址分别映射到下一节点的处理器MPX总线上，依次地址映射，从而完成PCI-X互联的地址内存映射；本发明解决了传统结构复杂和传输速度慢的问题，很大程度地降低了生产成本，结构简单，体积小，生产成本较低；还可根据处理器需要进行自动配置内存映射的大小。
文档编号G06F13/36GK102629239SQ20121004762
公开日2012年8月8日 申请日期2012年2月28日 优先权日2012年2月28日
发明者王翔, 肖红, 荣彬杰 申请人:四川赛狄信息技术有限公司