专利名称：一种对数正态杂波的实现方法及装置的制作方法
技术领域：
本发明涉及信号处理领域，尤其涉及一种对数正态杂波的实现方法及装置。
背景技术：
随着计算机和信息技术的飞速发展，数字信号处理技术应运而生并得到迅速的发 展。数字信号处理是一种通过使用数学技巧执行转换或提取信息，来处理现实信号的方法， 这些信号由数字序列表示。
DSP (digital signal processor)是一种独特的微处理器,是以数字信号来处理 大量信息的器件。其工作原理是接收模拟信号，转换为O或I的数字信号。再对数字信号 进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。
DSP运算的基本类型是乘法和累加(MAC)运算，卷积、相关、滤波和FFT基本上都属 于这一类运算。DSP由于受到串行指令流的限制，在进行运算时，需要完成一个指令周期内 的运算，才能进行下一指令周期内的运算。因此适用于取样速率较低，数据较少的系统；当 取样速率较高，或数据较多时，DSP计算时间较长，难以满足生成数据的实时性的要求。发明内容
本发明实施例提供一种对数正态杂波的实现方法及装置，以解决当系统中取样速 率较高，或数据较多时，难以满足生成数据的实时性的要求的问题。
本发明实施例提供了一种对数正态杂波的实现方法，该方法包括
连续确定第一随机序列；
在确定一个第一随机序列后，根据所述第一随机序列确定对应的高斯序列，将所 述高斯序列输出；
在确定一个闻斯序列后，根据所述闻斯序列生成对应的频域相关特性序列；
在生成一个频域相关特性序列后，将所述频域相关特性序列通过零记忆非线性变 化ZMNL变换，生成一个对数正态杂波序列。
本发明实施例提供了一种对数正态杂波的实现装置，该装置包括
随机序列确定模块，用于连续确定第一随机序列；
高斯序列确定模块，用于在所述杂波序列发生器确定一个第一随机序列后，根据 所述随机序列确定对应的高斯序列，将所述高斯序列输出；
频域相关特性确定模块，用于在所述杂波序列发生器确定一个高斯序列后，根据 所述闻斯序列生成对应的频域相关特性序列；
ZMNL变换模块，用于在所述杂波序列发生器生成一个频域相关特性序列后，将所 述频域相关特性序列通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列。
本发明实施例采用了连续确定第一随机序列，在确定一个第一随机序列后，根据 所述随机序列确定对应的高斯序列，将所述高斯序列输出，在确定一个高斯序列后，根据所 述高斯序列生成对应的频域相关特性绿鬣，在生成一个频域相关特性序列后，将所述频域相关特性序列通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列的方法，对生 成各个数据的步骤采用并行处理的方法，避免了现有技术中进行运算时，需要完成一个指 令周期内的运算才能进行下一指令周期的运算的问题，满足了生成数据的实时性的要求。
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图1为本发明实施例中一种对数正态杂波的实现方法的流程示意图； 2为本发明实施例中连续确定第一随机序列的示意图；3为本发明实施例中确定高斯序列的示意图；4为本发明实施例中确定频域相关特性序列的示意图；5为本发明实施例中零记忆非线性变化ZMNL变换的示意图；6为本发明实施例中一种对数正态杂波的实现方法的过程示意图； 7为本发明实施例中一种对数正态杂波的实现装置的示意图。
具体实施方式
本发明实施例采用了连续确定第一随机序列，在确定一个第一随机序列后，根据 所述随机序列确定对应的高斯序列，将所述高斯序列输出，在确定一个高斯序列后，根据所 述高斯序列生成对应的频域相关特性序列，在生成一个频域相关特性序列后，将所述频域 相关特性序列通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列的方法，避免 了现有技术中进行运算时，需要完成一个指令周期内的运算才能进行下一指令周期的运算 的问题，满足了生成数据的实时性的要求。
下面结合说明书附图对本发明实施例作进一步详细描述。
如图1所示为本发明实施例中一种对数正态杂波的实现方法，包括下列步骤
步骤101 :杂波序列发生器连续确定第一随机序列；
步骤102 :杂波序列发生器在杂波序列发生器确定一个第一随机序列后，根据该 随机序列确定对应的高斯序列，将高斯序列输出；
步骤103 :杂波序列发生器确定一个高斯序列，根据高斯序列序列生成频域相关 特性序列；
步骤104 :杂波序列发生器生成一个频域相关特性序列后，将频域相关特性序列 通过零记忆非线性变化ZMNL变换，生成对数正态杂波序列。
其中，步骤101中，连续确定第一随机序列包括杂波序列发生器连续输出两个为 一组的随机序列，将一组随机序列分别进行第一次移位处理，并进行输出处理；将第一次移 位处理后的一组随机序列进行第一次异或处理，生成第一输出序列，并进行输出处理；将一 个第一输出序列进行第二次移位处理后，进行输出处理；将一个移位后的第一输出序列与 另一个第一输出序列进行第二次异或处理，生成第二输出序列，并进行输出处理，第二输出 序列就是第一随机序列。
图2所示，为本发明实施例中连续确定第一随机序列的示意图，杂波序列发生器 中的移位器210判断此时是否接收到第一随机序列，若没有接收到第一随机序列生成，杂 波序列发生器则输出一组N位的随机序列，将该组随机序列右移q位，高位补0，将该组第一 次移位处理后的序列输出；若接收到第一随机序列，杂波序列发生器结束一组N位的随机序列的输出，将该第一随机序列右移q位，高位补0，将该第一次一位处理后的序列输出；将第一次移位处理后的序列输出后，移位器210继续进行下一个或下一组随机序列的移位处理；并且当移位器210接收到第一随机序列后，杂波序列发生器停止生成随机序列；其中， 杂波序列发生器输出的一组随机序列包括两个随机序列；N为正偶数，q为正整数，且N > q ；
2输入异或门阵列220接收到第一次移位处理后的序列后，进行第一次异或处理， 若2输入异或门阵列220接收到一组第一次移位处理后的序列，则直接对该组随机序列进行第一次异或处理，得到第一输出序列，将该第一输出序列输出；若2输入异或门阵列220 接收到一个第一次移位处理后的序列，则将该第一次移位处理后的序列与此时输出的第一随机序列进行第一次异或处理，得到第一输出序列，将该第一输出序列输出；
移位器230接收到第一输出序列后，将其左移Ν-q位，并进行低位补O处理，将第二次移位处理后的序列输出，其中N，q为正整数，且N > q ;
2输入异或门阵列240接收到第二次移位处理后的序列后，将该序列与此时输出的第一次输出序列，进行第二次异或处理，生成第二输出序列，得到的第二输出序列即为第一随机序列，将第一随机序列输出；
寄存器250对输出的第一随机序列进行存储，然后将第一随机序列分别输出至高斯序列确定模块和第一移位器处。
其中，移位器，2输入异或门阵列，寄存器对各自当前序列处理完成后，继续进行下一序列的对应处理，使各处理器实现并行处理，提高运算速率。
步骤102中，以第一随机序列为32位序列为例，确定高斯序列的具体过程如图3 所示，将该第一随机序列的高16位和低16位分别进行处理。乘法器310将高16位与2 π 相乘，并将乘法器310的相乘结果输出；正余弦器320将乘法器310的相乘结果分别进行正弦处理和余弦处理，并将正弦处理结果和余弦处理结果分别输出；对数发生器330将该第一随机序列的低16位进行取对数处理，并将对数结果输出；方根发生器3 40确定的一个对数结果，对该对数结果进行开平方处理，并将进行开平方处理的结果输出；乘法器350将正弦处理结果与开平方处理的结果相乘，得到高斯序列的实部，将高斯序列实部的结果输出； 乘法器360将余弦处理结果与方根处理的结果相乘，得到高斯序列的虚部，将高斯序列虚部的结果输出。如下式所示，X1为高斯序列的实部，X2为高斯序列的虚部，^为第一随机序列的高16位，r2为第一随机序列的低16位
2 In \ ψ8 η(2^7；)X2 - J-1lnr2 ^cos(Iwl)
上述高斯序列的确定方法中，各乘法器，正余弦器，对数发生器，以及方根发生器针对当前输入的序列进行运算处理，对当前输入序列处理完成并将处理结果输出后，就进行下一输入序列的运算处理，各处理器进行并行处理操作。
步骤103中，确定频域相关特性序列的具体流程如图4所示，将高斯序列的实部和虚部进行傅里叶变换，得到第一序列，将该第一系列输出；滤波系数发生器生成相应的频域相关特性函数，并存储在ROM中，将该频域相关特性函数输出；第四乘法器将输出的第一序列和频域相关特性函数相乘，得到第二序列，将第二序列输出；将第二序列进行逆傅里叶变换，得到第三序列，第三序列就是频域相关特性序列。频域相关特性函数H(W)如下式所示， 其中D(X)为滤波系数
H (w) =exp (F (IF (In (| H (w) |)) *D (x)))
其中
权利要求
1.一种对数正态杂波的实现方法，其特征在于，该方法包括 连续确定第一随机序列； 在确定一个第一随机序列后，根据所述第一随机序列确定对应的高斯序列，将所述高斯序列输出； 在确定一个闻斯序列后，根据所述闻斯序列生成对应的频域相关特性序列； 在生成一个频域相关特性序列后，将所述频域相关特性序列通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列。
2.如权利要求1所述的方法，其特征在于，所述连续确定第一随机序列包括 连续输出两个为一组的随机序列，将一组随机序列分别进行第一次移位处理； 在确定一组第一次移位处理的随机序列后，将所述一组第一次移位处理的随机序列进行第一次异或处理，获得第一输出序列； 在确定第一输出序列后，将所述第一输出序列进行第二次移位处理； 在确定一个第二次移位处理的序列后，将所述一个第二次移位处理的序列与另一个第一输出序列进行第二次异或处理，得到第一随机序列。
3.如权利要求2所述的方法，其特征在于，所述得到第一随机序列之后，包括 在确定一个第一随机序列后，将所述第一随机序列输出反馈至第一次移位处理处，和第一次异或处理处； 在第一次移位处理处接收到输出反馈的所述第一随机序列后，停止输出所述两个为一组的随机序列。
4.如权利要求1所述的方法，其特征在于，根据所述第一随机序列确定第一高斯序列包括 在确定一个第一随机序列后，将所述第一随机序列的高位进行正弦处理和余弦处理； 将所述第一随机序列的低位进行取对数的处理和方根处理； 将所述正弦处理后序列和余弦处理后序列，分别与方根处理后的结果相乘，得到高斯序列的实部和虚部。
5.如权利要求1所述的方法，其特征在于，所述确定频域相关特性序列包括 在确定一个高斯序列的实部和虚部后，进行傅里叶变换，生成第一序列； 生成一个频域相关特性函数； 在确定一个频域相关特性函数后，将所述频域相关特性函数与所述第一序列相乘，得到第二序列； 在确定一个第二序列后，进行逆傅里叶变换，得到第三序列，即所述频域相关特性序列。
6.一种对数正态杂波的实现装置，其特征在于，该装置包括 随机序列确定模块，用于连续确定第一随机序列； 高斯序列确定模块，用于在确定一个第一随机序列后，根据所述第一随机序列确定对应的高斯序列，将所述高斯序列输出； 频域相关特性确定模块，用于在确定一个高斯序列后，根据所述高斯序列生成对应的频域相关特性序列； ZMNL变换模块，用于在生成一个频域相关特性序列后，将所述频域相关特性函数通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列。
7.如权利要求6所述的装置，其特征在于，所述随机序列确定模块具体用于 连续输出两个为一组的随机序列，将一组随机序列分别进行第一次移位处理；在确定一组第一次移位处理的随机序列后，将所述一组第一次移位处理的随机序列进行第一次异或处理，获得第一输出序列；在确定第一输出序列后，将所述第一输出序列进行第二次移位处理；在确定一个第二次移位处理的序列后，将所述一个第二次移位处理的序列与另一个第一输出序列进行第二次异或处理，得到第一随机序列。
8.如权利要求7所述的装置，其特征在于，所述随机序列确定模块具体用于 在确定一个第一随机序列后，将所述第一随机序列输出反馈至第一次移位处理处，和第一次异或处理处；在第一次移位处理处接收到输出反馈的所述第一随机序列后，停止输出所述两个为一组的随机序列。
9.如权利要求6所述的装置，其特征在于，所述高斯序列确定模块具体用于在确定一个第一随机序列后，将所述第一随机序列的高位进行正弦处理和余弦处理；将所述第一随机序列的低位进行取对数的处理和方根处理；将所述正弦处理后序列和余弦处理后序列，分别与方根处理后的结果相乘，得到高斯序列的实部和虚部。
10.如权利要求6所述的装置，其特征在于，所述频域相关特性确定模块具体用于 在确定一个高斯序列的实部和虚部后，进行傅里叶变换，生成第一序列；生成一个频域相关特性函数；在确定一个滤波系数后，将所述频域相关特性函数与所述第一序列相乘，得到第二序列；在确定一个第二系列后，进行逆傅里叶变换，得到第三序列，即所述频域相关特性序列。
全文摘要
本发明涉及信号处理领域，尤其涉及一种对数正态杂波的实现方法及装置，以解决当系统中取样速率较高，或数据较多时，计算时间较长，难以满足生成数据的实时性的要求的问题。本发明实施例采用了连续确定第一随机序列；在确定一个第一随机序列后，根据该第一随机序列确定高斯序列，将高斯序列输出；在确定一个高斯序列后，根据该高斯序列确定对应的频域相关特性函数；在确定一个频域相关特性函数后，将该频域相关特性函数通过零记忆非线性变化ZMNL变换，生成一个对数正态杂波序列的方法，对生成各个序列的步骤采用并行处理的方法，避免了现有技术需要完成一个指令周期的运算后才能进行下一指令周期的运算的问题，满足了生成数据的实时性的要求。
文档编号G06F1/02GK102999085SQ20121049193
公开日2013年3月27日 申请日期2012年11月27日 优先权日2012年11月27日
发明者黄丹, 禹霁阳, 孟红, 孙旭光, 孙勇, 李广运 申请人:中国兵器科学研究院