使用代数码的多阶段ecc编码的制作方法

使用代数码的多阶段ecc编码的制作方法
【专利摘要】一种方法包括与第一代数错误校正码相关联的第一编码操作，其生成与第一组信息位对应的第一组第一奇偶校验位和与第二组信息位对应的第二组第一奇偶校验位。与第二代数错误校正码相关联的第二编码操作生成与第一组信息位对应的第一组第二奇偶校验位和与第二组信息位对应的第二组第二奇偶校验位。第三编码操作生成一组联合奇偶校验位。第一组信息位、第二组信息位、第一组第一奇偶校验位、第二组第一奇偶校验位和联合奇偶校验位可以存储在数据存储设备中作为单个码字。
【专利说明】使用代数码的多阶段ECC编码

【技术领域】
[0001] 本公开总地涉及对错误校正编码（ECC)数据进行解码。

【背景技术】
[0002] 例如通用串行总线（USB)闪存设备或可移除存储卡的非易失性数据存储设备允 许增加数据和软件应用的便携性。闪存设备可以通过在每一个闪存单元中存储多个位而提 高数据存储密度。例如，多级单元（MLC)闪存设备通过每单元存储3位、每单元存储4位或 更多而提供增大的存储密度。虽然增加每单元的位数和减少设备特征尺寸（dimension)可 以增加存储器设备的存储密度，但是存储在存储器设备的数据的位误码率也增加。
[0003] 错误校正编码（ECC)通常用于校正从存储器设备读取的数据中出现的错误。在存 储前，可由ECC编码器对数据进行编码以生成可以与数据存储在一起的冗余信息（例如"奇 偶校验位"）。例如，ECC可以基于代数码，例如汉明编码方案、R eed-S〇l〇m〇n(RS)编码方案 或Bose Chaudhuri Hocquenghem(BCH)编码方案，或者基于迭代编码方案，例如Turbo码编 码方案或低密度奇偶校验（LDPC)编码方案。
[0004] ECC方案的效率可以基于各种方面来测量。例如，效率可以基于与冗余相比的错误 校正能力来测量，例如使用给定冗余量可以校正的错误量，或用于校正由于特定误码率遭 遇错误的数据的冗余量。可替换地或此外，效率可以至少部分基于ECC引擎的复杂性（例 如ECC核的大小或成本）、ECC引擎的功率消耗或解码吞吐量和等待时间来测量。例如，在 例如用于移动设备应用的固态盘（SSD)和存储卡中吞吐量增加和等待时间减少的情况下 改进随机读取性能。


【发明内容】

[0005] 代数码用在多阶段ECC方案中。数据可以被编码为多组信息位。对于每个组信息 位，第一码可以用于生成第一组奇偶校验位，并且第二码可以用于生成第二组奇偶校验位。 可以使用第三码对多组信息位中的每一组的第二组奇偶校验位进行处理和编码，以生成用 作数据的联合奇偶校验位的第三组奇偶校验位。可以使用第四码对联合奇偶校验位进行编 码以生成用作联合奇偶校验保护位的第四组奇偶校验位。可以在存储器中存储该组信息 位、第一奇偶校验位、联合奇偶校验位和联合奇偶校验保护位。
[0006] 当从存储器读取该组信息位时，在第一解码阶段，对应的第一奇偶校验位用在基 于第一码的解码尝试中。如果在第一解码阶段期间对于该组信息位解码失败，则数据的全 部信息组可以基于第一码进行解码并且在第二解码阶段结合联合奇偶校验位进行处理以 生成用于在第一阶段中解码失败的信息组的第二组奇偶校验位。使用第二组奇偶校验位的 解码可以使用与第一码相比具有改进的错误校正能力的第二码执行。
[0007] 使用代数码使得能够将错误校正码构造为通过该组联合奇偶校验位连接在一起 的若干较短子码（例如BCH子码）的串接（concatenation)。与例如使用串接以构造长低 密度奇偶校验（LDPC)码的LDPC子码的实现方式的基于相对高复杂度迭代解码器的实现方 式相比，错误校正码在使用相对低复杂度解码引擎的同时具有高错误校正能力。

【专利附图】

【附图说明】
[0008] 图1是包括被配置为使用基于代数码的多阶段ECC解码的数据存储设备的系统的 具体实施例的图；
[0009] 图2是示出使用基于代数码的多阶段ECC解码生成联合奇偶校验位的第一实施例 的图；
[0010] 图3是示出使用基于代数码的多阶段ECC解码生成联合奇偶校验位的第二实施例 的图；
[0011] 图4是示出使用基于代数码的多阶段ECC解码生成联合奇偶校验位的第三实施例 的图；
[0012] 图5是基于代数码的多阶段ECC编码的方法的具体实施例的流程图；以及
[0013] 图6是基于代数码的多阶段ECC解码的方法的具体实施例的流程图。

【具体实施方式】
[0014] 参考图1，描绘系统100的具体说明性实施例，系统100包括被配置为使用基于代 数码的多阶段ECC解码的数据存储设备102。系统100包括耦接到主机设备130的数据存 储设备102。数据存储设备102包括耦接到控制器106的存储器104。控制器106被配置 为对用于存储在存储器104处的数据进行编码，以使得能够进行基于代数码的多阶段ECC 解码。控制器106还被配置为使用基于代数码的多阶段ECC解码对从存储器104读取的数 据进行解码。
[0015] 主机设备130可以被配置为提供要存储在存储器104处的数据或请求要从存储器 104读取的数据。例如，主机设备130可以包括移动电话、音乐或视频播放器、游戏控制台、 电子书阅读器、个人数字助理（PDA)、例如膝上型计算机、笔记本计算机或平板计算机的计 算机、任何其他电子设备或其任何组合。
[0016] 数据存储设备102可以是存储器卡，例如Secure Digital SD?卡、microSD? 卡、miniSD. TM 卡（特拉华州威尔明顿的 SD-3C LLC 商标）、MultiMediaCard. TM(MMC. TM) 卡（弗吉尼亚州阿灵顿JEDEC固态技术协会的商标）、或CompactFlash? (CF)卡（加利 福尼亚州米尔皮塔斯闪迪公司的商标）。作为另一示例，数据存储设备102可以是主机130 中的固态驱动器（SSD)或嵌入式存储器，例如作为说明性示例的eMMC?存储器（弗吉尼 亚州阿灵顿JEDEC固态技术协会的商标）和eSD存储器。
[0017] 存储器104可以包括闪存。例如，存储器104可以是例如NAND闪存设备、N0R闪 存设备或任何其他类型的闪存设备的闪存设备的非易失性存储器。存储器104包括多个存 储元件，例如多级单元（MLC)存储器的存储器单元。
[0018] 在数据存储设备102可操作地耦接到主机设备130时，控制器106可以被配置为 从主机设备130接收存储器访问请求。例如，控制器106可以被配置为从主机设备130接 收数据140,对数据140进行编码以生成码字149,并且在存储器104存储码字149。控制器 106还可以被配置为从主机设备130接收获取数据140的请求。作为响应，控制器106可以 被配置为从存储器104读取码字159,对码字159的一个或多个请求部分进行解码以校正 可能在码字159的请求部分中出现的位错误，以及向主机设备130提供解码后的数据170。 码字159可以是码字149的表示，即由于在存储器104处存储期间可能出现的一个或多个 位错误码字159可能与码字149不同。
[0019] 控制器106包括被配置为对数据进行编码以使得能够进行基于代数码的多阶段 ECC解码的多阶段ECC编码引擎110。多阶段ECC编码引擎110可以包括第一 ECC编码器 112、第二ECC编码器114、第三ECC编码器116和第四ECC编码器118。控制器106包括被 配置为根据基于代数码的多阶段ECC解码对数据进行解码的多阶段ECC解码引擎120。ECC 解码引擎120可以包括第一 ECC解码器122、第二ECC解码器124、第三ECC解码器126和 第四ECC解码器128。
[0020] 第一 ECC编码器112被配置为根据第一代数码对数据进行编码以生成第一组 奇偶校验位。例如，第一代数码可以是汉明码、Reed-Solomon(RS)码或Bose Chaudhuri Hocquenghem(BCH)码。如本文使用的，"代数码"可以包括由生成多项式定义的任何循环 (或非循环）码并且排除例如Turbo码和低密度奇偶校验（LDPC)的迭代编码方案。作为具 体示例，第一 ECC编码器112可以对输入数据应用次数（degree) 1?的多项式生成函数gl (X) 以生成叫个第一奇偶校验位的组。第一组奇偶校验位可以在从存储器104获取的数据的 第一解码阶段期间使用。
[0021] 第二ECC编码器114被配置为根据第二代数码对数据进行编码以生成第二组奇偶 校验位。第二代数码可以强于（即提供更多错误校正能力）第一代数码。例如，第二ECC编 码器114可以应用次数mi+ms的多项式生成函数g(x)以生成mi+ms个第二奇偶校验位。第 二ECC编码器114可以应用次数的多项式生成函数g(x) igjx) *g2(x)，其中gjx) 是第一代数码（具有次数iV的多项式生成函数，并且其中g2(x)是次数m 2的多项式生成 函数以生成额外的m2个奇偶校验位。第二组奇偶校验位可以在从存储器104获取的数据 的第二解码阶段期间使用。
[0022] 第三ECC编码器116被配置为根据第三代数码对数据进行编码以生成第三组奇偶 校验位。如相对于图2-4进一步详细描述的，第三代数码可以应用于多个该组联合信息位 的多个部分（基于第二ECC编码器114的输出）以生成联合奇偶校验位。
[0023] 第四ECC编码器118被配置为根据第四代数码对数据进行编码以生成第四组奇偶 校验位。第四代数码可以应用于联合奇偶校验位以形成联合奇偶校验保护位。
[0024] 多阶段ECC编码引擎110被配置为通过将例如数据140的数据作为多组信息位 (hHl、……、L142)提供给第一 ECC编码器112以生成用于每组信息位的第一组奇偶校 验位（P)(即第一组奇偶校验位Pil43、......、PJ44,其中每fPi组分别包括ml个奇偶校 验位）来生成码字149。多阶段ECC编码引擎110被配置为将每组信息位和对应的一组 第一奇偶校验位提供给第二ECC编码器114以生成用于每组信息位的第二组奇偶校验位 (P(2))(即分别是第二组奇偶校验位 Pl(2)145、……、pr(2)146,其中每个？严包括 1111+1112个奇 偶校验位）。多阶段ECC编码引擎110可以被配置为生成第三组码字，其中第三码字的信 息位基于第二码字（例如基于第二码字的奇偶校验位，例如根据第二码字的奇偶校验位的 多个部分，P (2))，以及被配置为在第三ECC编码器116生成用于数据140的联合奇偶校验位 (pj 147。多阶段ECC编码引擎110可以被配置为向第四ECC编码器118提供联合奇偶校 验位147以生成用于数据140的联合奇偶校验保护位（pj 148。
[0025] 多阶段ECC编码引擎110可以被配置为生成包括多组信息位141-142、多个第一组 奇偶校验位143-144、联合奇偶校验位147和联合奇偶校验保护位148的码字149。可以丢 弃多组p (2)奇偶校验位145-146而不存储到存储器104中。
[0026] 第一 ECC解码器122被配置为根据由第一 ECC编码器112使用的第一代数码对数 据进行解码。第一 ECC解码器122被配置为接收该组信息位和对应的第一组奇偶校验位并 且执行ECC解码操作。如果信息位和第一奇偶校验位中的位错误数不超过第一代数码的错 误校正能力，则第一 ECC解码器122生成解码后的该组信息位（即该组信息位的错误校正 后的版本）。否则，响应于信息位和第一奇偶校验位中的错误数超过第一代数码的错误校正 能力，第一 ECC解码器122生成解码故障指示符。
[0027] 第二ECC解码器124被配置为根据由第二ECC编码器114使用的第二代数码对数 据进行解码。第二ECC解码器124被配置为接收该组信息位和对应的第二组奇偶校验位并 且执行ECC操作，以生成该组信息位的错误校正后的版本。
[0028] 第三ECC解码器126被配置为根据由第三ECC编码器116使用的第三代数码对数 据进行解码。如关于图2-4进一步详细描述的，第三代数码可以应用于第三组码字的多个 部分以校正第三组码字中的错误或擦除（erasure)以生成第三组码字的错误校正后的版 本。
[0029] 第四ECC解码器128被配置为根据由第四ECC编码器118使用的第四代数码对数 据进行解码。第四ECC解码器128被配置为接收联合奇偶校验位和联合奇偶校验保护位并 且执行ECC解码操作，以校正联合奇偶校验位中的错误以生成联合奇偶校验位的错误校正 后的版本。
[0030] 多阶段ECC解码引擎120被配置为通过向第一 ECC解码器122提供来自所获取的 码字159的请求的一组或多组信息位和对应的第一奇偶校验位（例如iil51和Pl153)。如 果来自所获取的码字159的全部请求的这些组信息位151-152被第一 ECC解码器122成功 解码，则所获取的码字159的解码处理可以结束并且所请求的解码后的数据可以作为解码 后的数据170提供给主机设备130。
[0031] 否则，当来自所获取的码字159的请求的至少一组信息位未被第一ECC解码器122 成功解码时，多阶段解码引擎120被配置为开始所获取的码字159的全部组信息位151-152 的解码处理。所获取的码字159的全部组信息位151-152因此被提供给第一 ECC解码器 122以尝试使用对应的第一奇偶校验位153-154解码。
[0032] 多阶段解码引擎120可以被配置为通过向第二ECC编码器114提供被第一 ECC解 码器122成功解码的该组信息位和第一奇偶校验位（例如^141)开始解码处理的第二阶 段，以生成用于成功解码的每组信息位的P (2)奇偶校验位（例如Pl(2) 145)
[0033] 多阶段解码引擎120可以被配置为向第四ECC解码器128提供联合奇偶校验位 157和联合奇偶校验保护位158以生成解码后的联合奇偶校验位147。解码后的联合奇偶 校验位147。解码后的联合奇偶校验位147和用于已成功解码的每组信息位的所生成的p (2) 奇偶校验位的组171可以被提供给第三ECC解码器126,以从第三组码字解码码字。多阶段 解码引擎120可以被配置为处理解码后的第三码字172,以生成用于未解码的每组信息位 的P (2)奇偶校验位。如关于图2描述的，与未解码的该组信息位相关联的解码后的第三码字 位（例如AGO)因为是第二组第二奇偶校验位除以第一生成多项式（例如Α(χ) =Pl(2)/ gl(x))，因此可以与用于未解码的该组信息位的对应第二组奇偶校验位（例如Pl(2))对应。 所生成的P (2)奇偶校验位可以与未解码的信息位174 -起提供给第二ECC解码器124用于 使用第二、更高强度的代数码进行解码以生成解码后的信息位175。
[0034] 在操作期间，在数据存储设备102可操作地耦接到主机设备130的情况下，数据存 储设备102可以从主机设备130接收数据140。控制器106可以向多阶段ECC编码引擎110 提供数据140,以在第一 ECC编码器112生成第一组奇偶校验位143-144。多阶段ECC编码 引擎110可以提供该组信息位141-142和第一组奇偶校验位143-144,以在第二ECC编码 器114生成第二组奇偶校验位145-146。多阶段ECC编码引擎110可以向第三ECC编码器 116提供第二组奇偶校验位145-146,以生成一组联合奇偶校验位147。多阶段ECC编码引 擎110可以向第四ECC编码器118提供该组联合奇偶校验位147以生成联合奇偶校验保护 位148。控制器106可以向存储器104发送用于存储的码字149。
[0035] 并非全部由编码处理生成的位都被保存。作为说明，由第二编码器生成的r ·πι2Α 奇偶校验位（例如用于r个码字中的每一个的m2个奇偶校验位）可以不被存储为码字149 的一部分，而是存储第三编码器的联合奇偶校验位147,因此节省昂贵的存储空间。如果需 要的话，则在解码期间可以重新构造所丢弃的位。
[0036] 在数据存储设备102可操作地耦接到主机设备130的情况下，数据存储设备102 可以从主机设备130接收对于数据140的一个或多个部分的请求。控制器106可以从存储 器获取码字159并且开始使用对应的第一组奇偶校验位153-154的所请求的该组信息位 151-152的第一阶段解码。如果全部所请求的该组信息位151-152在第一阶段成功解码，则 所解码的数据被提供给主机设备130。
[0037] 如果在第一解码阶段期间请求的一组或多组信息位无法正确解码，则多阶段ECC 解码引擎120可以开始第二解码阶段，其包括向第四ECC解码器128提供联合奇偶校验保 护位158和该组联合奇偶校验位157以生成该组联合奇偶校验位的错误校正后的版本147。 在第一阶段未处理的码字159的全部组信息位被提供给第一ECC解码器122,并且所得到的 该组信息位的错误校正后的版本被第二ECC编码器114编码以生成第二组奇偶校验位。
[0038] 第二奇偶校验位和联合奇偶校验位的组147被提供给第三ECC解码器126以生成 解码后的第三码字。可以处理解码后的第三码字以生成被提供给第二ECC解码器124以生 成解码后的该组信息位的第二组奇偶校验位。所请求的该组信息位可以被提供给主机设备 130作为解码后的数据170。
[0039] 虽然多阶段ECC编码引擎110被示出为包括第四ECC编码器118并且多阶段ECC 解码引擎120被示出为包括第四ECC解码器128,但是在其他实施例中可以不包括第四ECC 编码器118和第四ECC解码器128。例如，联合奇偶校验位147可以被存储在与相对低的错 误出现率相关联的存储器104的一部分中，例如闪存的单级单元（SLC)部分。作为另一示 例，其中联合信息位172与用于每组信息位的第二奇偶校验位（而非第二奇偶校验位的多 项式除法的余数）相同，减少了可能在联合奇偶校验位中出现的单个错误的影响。作为结 果，可以在不使用联合奇偶校验保护位148的情况下实现高概率的错误校正。
[0040] 图1因此提供其中在使用基于例如BCH子码的若干短子码的低复杂度解码引擎 的情况下，若干短子码可以通过该组联合奇偶校验位连接在一起以构造具有高错误校正能 力的长ECC码的系统的示例。此外，多阶段解码方案的使用允许随机读取支持和低解码等 待时间。可以执行第一次尝试以分别解码每一个子码。基于从存储器104读取的数据的预 测错误率，短子码可以被设计为提供相对高的解码成功概率。作为结果，数据可以从存储 器104读取，传送至控制器106,并且是解码的短子码（例如在第一 ECC解码器122解码的 11141和？1143)。在第一次解码尝试失败的相对低概率事件中，属于相同ECC块的其他子码 (例如，在码字159中）也从存储器104读取，传送至控制器106,并且被解码。如果其他子 码成功解码，则基于联合奇偶校验位和其他子码的解码结果，对于失败的子码完成第二次 解码尝试。第二次解码尝试使用具有比第一次尝试更高的错误校正能力（并且因此更低的 失败概率）的代数码。
[0041] 在本文中符号C(n，k，t)用于表示可以校正t个错误/擦除的长度为η且尺寸为 k的错误/擦除校正码。

【权利要求】
1. 一种对数据进行编码的方法，所述方法包括： 在数据存储设备处，执行： 开始与第一错误校正码相关联的第一编码操作，以生成与第一组信息位对应的第一组 第一奇偶校验位以及生成与第二组信息位对应的第二组第一奇偶校验位，其中第一错误校 正码是代数码； 开始与第二错误校正码相关联的第二编码操作，以生成与第一组信息位对应的第一组 第二奇偶校验位以及生成与第二组信息位对应的第二组第二奇偶校验位，其中第二错误校 正码是具有比第一错误校正码更高的错误校正能力的另一代数码； 开始第三编码操作，以生成与一组联合信息位对应的一组联合奇偶校验位，该组联合 奇偶校验位与第一组信息位和第二组信息位相关联； 在数据存储设备的存储器中将第一组信息位、第二组信息位、第一组第一奇偶校验位、 第二组第一奇偶校验位和联合奇偶校验位存储为单个码字。
2. 如权利要求1所述的方法，还包括开始第四编码操作，以生成与联合奇偶校验位对 应的一组联合奇偶校验保护位，其中单个码字还包括该组联合奇偶校验保护位。
3. 如权利要求1所述的方法，其中第三编码操作包括能够校正单个擦除的单个奇偶校 验码。
4. 如权利要求1所述的方法，其中第三编码操作包括非二进制代数码。
5. 如权利要求1所述的方法，其中第一错误校正码与第一生成多项式对应，并且其中 该组联合信息位包括除以第一生成多项式的第一组第二奇偶校验位并且包括除以第一生 成多项式的第二组第二奇偶校验位。
6. -种对数据进行解码的方法，所述方法包括： 在数据存储设备处，执行： 在解码的第一阶段期间，开始与第一错误校正码相关联的第一解码操作，第一解码操 作使用码字的第一组信息位和第一组第一奇偶校验位，其中第一错误校正码是代数码，并 且其中所述码字还包括第二组信息位、第二组第一奇偶校验位和该组联合奇偶校验位；以 及 响应于第一解码操作的解码失败，开始解码的第二阶段，第二阶段包括： 开始使用第二组信息位和第二组奇偶校验位的第二解码操作，第二解码操作与第一错 误校正码相关联； 开始与第二错误校正码相关联的编码操作，以生成与第二组信息位对应的第二组第二 奇偶校验位，其中第二错误校正码是具有比第一错误校正码更高的错误校正能力的另一代 数码； 开始使用该组联合奇偶校验位和与第二组第二奇偶校验位对应的联合信息位的第三 解码操作，以生成与第一组第二奇偶校验位对应的联合信息位，第一组第二奇偶校验位与 第一信息位相关联； 开始使用第一组信息位和第一组第二奇偶校验位的第四解码操作，第四解码操作与第 二错误校正码相关联。
7. 如权利要求6所述的方法，其中所述码字还包括该组联合奇偶校验保护位，并且还 包括开始使用该组联合奇偶校验位和该组联合奇偶校验保护位的联合奇偶校验解码操作， 以在开始第三解码操作之前校正该组联合奇偶校验位中的错误。
8. 如权利要求7所述的方法，其中联合奇偶校验解码操作基于能够校正单个擦除的单 个奇偶校验码。
9. 如权利要求7所述的方法，其中联合奇偶校验解码操作基于非二进制代数码。
10. 如权利要求6所述的方法，其中第一错误校正码与第一生成多项式对应，并且其中 与第二组第二奇偶校验位对应的联合信息位包括除以第一生成多项式的第二组第二奇偶 校验位。
11. 一种数据存储设备，包括： 存储器；以及 多阶段错误校正编码（ECC)编码器，包括： 第一编码器，其与第一错误校正码相关联的，并且被配置为生成与第一组信息位对应 的第一组第一奇偶校验位以及生成与第二组信息位对应的第二组第一奇偶校验位，其中第 一错误校正码是代数码； 第二编码器，其与第二错误校正码相关联，并且被配置为生成与第一组信息位对应的 第一组第二奇偶校验位以及生成与第二组信息位对应的第二组第二奇偶校验位，其中第二 错误校正码是具有比第一错误校正码更高的错误校正能力的另一代数码； 第三编码器，其被配置为生成与一组联合信息位对应的一组联合奇偶校验位，该组联 合奇偶校验位与第一组信息位和第二组信息位相关联； 其中多阶段ECC编码器被配置为生成要在存储器中存储的包括第一组信息位、第二组 信息位、第一组第一奇偶校验位、第二组第一奇偶校验位和联合奇偶校验位的码字。
12. 如权利要求11所述的数据存储设备，其中多阶段ECC编码器还包括第四编码器，其 被配置为生成与联合奇偶校验位对应的一组联合奇偶校验保护位，并且其中多阶段ECC编 码器被配置为在码字中包括该组联合奇偶校验保护位。
13. 如权利要求11所述的数据存储设备，其中第三编码器被配置为使用每码字能够校 正单个擦除的单个奇偶校验码。
14. 如权利要求11所述的数据存储设备，其中第三编码器被配置为使用非二进制代数 码。
15. 如权利要求11所述的数据存储设备，其中第一错误校正码与第一生成多项式对 应，并且其中该组联合信息位包括除以第一生成多项式的第一组第二奇偶校验位并且包括 除以第一生成多项式的第二组第二奇偶校验位。
16. -种数据存储设备，包括： 存储器；以及 多阶段错误校正编码（ECC)解码器，包括： 第一解码器，其与第一错误校正码相关联，并且被配置为接收存储在存储器处的码字 的第一组信息位和第一组第一奇偶校验位，其中第一错误校正码是第一代数码，并且其中 所述码字还包括第二组信息位、第二组第一奇偶校验位和该组联合奇偶校验位； 第二解码器，其与第二错误校正码相关联，并且被配置为接收第一组信息位和第一组 第二奇偶校验位并且生成第一组信息位的错误校正后的版本，其中第二错误校正码是具有 比第一错误校正码更高的错误校正能力的另一代数码；以及 第三解码器，其被配置为接收该组联合奇偶校验位和该组联合信息位并且生成该组联 合信息位的错误校正后的版本，其中该组联合信息位与第一组信息位和第二组信息位相关 联； 其中多阶段ECC解码器被配置为使用第一解码器执行第一组信息位的第一阶段解码， 并且响应于第一阶段解码期间的解码失败执行第二阶段解码，包括使用第一解码器对第二 组信息位进行解码，生成与第二组信息位对应的第二组第二奇偶校验位，使用第三解码器 解码与第一组信息位对应的联合信息位，并且使用第二解码器解码第一组信息位，其中向 第二解码器提供的第一组第二奇偶校验位与对应于第一组信息位的解码后的联合信息位 对应。
17. 如权利要求16所述的数据存储设备，其中所述码字还包括该组联合奇偶校验保护 位，并且还包括第四解码器，该第四解码器被配置为执行联合奇偶校验解码操作，以使用该 组联合奇偶校验位和该组联合奇偶校验保护位以生成该组联合奇偶校验位的错误校正后 的版本。
18. 如权利要求17所述的数据存储设备，其中联合奇偶校验解码操作基于每码字能够 校正单个擦除的单个奇偶校验码。
19. 如权利要求17所述的数据存储设备，其中联合奇偶校验解码操作基于非二进制代 数码。
20. 如权利要求16所述的数据存储设备，其中第一错误校正码与第一生成多项式对 应，并且其中与第一组信息位对应的联合信息位包括除以第一生成多项式的第一组第二奇 偶校验位。
21. 如权利要求1所述的方法，其中第二错误校正码的码字的位的子集构成第一错误 校正码的码字。
22. 如权利要求6所述的方法，其中第二错误校正码的码字的位的子集构成第一错误 校正码的码字。
【文档编号】G06F11/10GK104115126SQ201280069744
【公开日】2014年10月22日 申请日期:2012年12月20日 优先权日:2011年12月22日
【发明者】E.沙伦, I.阿尔罗德, S.利齐恩 申请人:桑迪士克科技股份有限公司