专利名称：用于fpga芯片调试的信号采样缓存装置的制作方法
技术领域：
本发明涉及FPGA应用中逻辑debug (调试)领域，具体涉及一种用于FPGA芯片调试的信号采样缓存装置。
背景技术：
FPGA作为一种可重复编程的逻辑阵列芯片，广泛应用于原型验证系统和批量产品的设计中。用户逻辑通过FPGA厂商提供的设计工具经过逻辑综合、资源映射和布局布线过程产生相应的位流，将位流导入FPGA芯片后就可以执行特定的应用。由于FPGA芯片应用灵活、可重复编程的优点，利用FPGA芯片进行原型系统设计成为大多数ASIC投片之前进行逻辑验证的重要手段。FPGA芯片与ASIC芯片一样面临着内部信号观察难、不利于逻辑debug的问题。针对这个普遍的逻辑debug困难的问题，FPGA厂商分别提供了不同的解决方法。Xilinx公司提供了一种称为ChipScope的调试工具。这种工具借用芯片位流加载的JTAG下载电缆将调试终端与芯片内映射的信号观察IP交互，实现了一个简化的FPGA内部信号观测的逻辑分析仪功能。ChipScope利用FPGA芯片内用户逻辑未使用的BlockRAM资源作为被扑捉信号的存储部件，可以根据用户的需要调整扑捉深度和宽度以及触发条件。Altera公司也提供了类似功能的调试工具。这类工具使用方便灵活，特别适合用户逻辑对片内RAM资源占用较少的系统调试。如果用户逻辑资源占用量大、时序要求严格，尤其是片内RAM的使用量大的情况下，ChipScope等调试工具通常无法正常使用，一方面表现在资源受限，无法完成用户期望的调试逻辑的插入；另一方面表现在增加的调试逻辑影响用户逻辑的布局布线，甚至由于时序无法满足导致失败。虽然几家主要的FPGA厂商都提供了较为方便和功能比较完善的内部信号观察工具，但都受限于芯片内部十分有限的片内RAM资源，并且无法满足对内部信号观察有长时间跨度要求的逻辑debug。如果使用高端逻辑分析仪进行信号采样，一方面价格昂贵，另一方面存储深度仍然十分有限。
发明内容
本发明要解决的技术问题是提供一种无需FPGA片内RAM资源、存储空间利用率高、信号采样时间跨度大、多信号采样能力强、使用方式灵活的用于FPGA芯片调试的信号采样缓存装置。为了解决上述技术问题，本发明采用的技术方案为:
一种用于FPGA芯片调试的信号采样缓存装置，包括缓存控制器、测试插座、存储模块、通信接口和用于实现多个信号采样缓存装置之间级联连接的级联插座模块，所述缓存控制器分别与测试插座、存储模块、通信接口相连，所述级联插座模块包括分别用于在级联工作状态时连接上一级信号采样缓存装置或者下一级信号采样缓存装置的第一级联插座和第二级联插座，所述第一级联插座、第二级联插座分别与缓存控制器相连。
作为上述技术方案的进一步改进:
所述缓存控制器包括信号采集模块、数据变换模块、级联传输模块、选择器、数据压缩模块、数据存储模块、数据通信模块、存储控制模块和通信控制模块，所述信号采集模块的输入端与测试插座相连，所述信号采集模块的输出端分别与数据变换模块、级联传输模块相连，所述选择器的输入端分别与数据变换模块、级联传输模块相连，所述选择器的输出端与数据压缩模块相连，所述数据压缩模块的输出端分别与数据存储模块、数据通信模块相连，所述数据存储模块通过存储控制模块与存储模块相连，所述数据存储模块与数据通信模块相互连接，所述数据通信模块通过通信控制模块与通信接口相连，所述级联传输模块分别与第一级联插座和第二级联插座相连，所述级联传输模块内设有用于控制第一级联插座以及第二级联插座连接状态的级联转换模块，所述级联转换模块与通信控制模块相连。本发明具有下述优点:本发明针对现有FPGA厂商提供的内部信号观测调试工具严重依赖芯片内部紧缺的片内RAM资源作为数据存储部件导致逻辑debug (调试)困难的问题，增加用于实现并行级联或者串行级联的级联插座模块，级联插座模块包括用于在级联工作状态时连接上一级信号采样缓存装置的第一级联插座和用于在级联工作状态时连接下一级信号采样缓存装置的第二级联插座，通过级联插座模块进行并行级联能够实现用于采样信号数量大的FPGA调试信号采样缓存，通过级联插座模块进行串行级联能够实现采样时间跨度长的FPGA调试信号采样缓存，通过并行级联和串行级联组合的方式能够实现采样信号数量大、采样时间跨度长的FPGA调试时的信号采样缓存，从而能够实现用于采样信号数量大和/或采样时间跨度长的FPGA调试，具有无需FPGA片内RAM资源、存储空间利用率高、信号采样时间跨度大、多信号采样能力强、使用方式灵活的优点。
图1为本发明实施例的应用结构示意图。图2为本发明实施例中缓存控制器的结构示意图。图3为本发明实施例中信号采集模块的工作原理示意图。图4为本发明实施例中数据变换模块的工作原理示意图。图5为本发明实施例中级联传输模块的工作原理示意图。图6为应用两个本发明实施例进行并行级联连接的应用结构示意图。图7为并行级联应用时各信号采样缓存装置在数据采样存储阶段的数据流向示意图；其中粗线箭头代表当前的数据流向，带圆圈的数字序号表示数据流向顺序，以下各附图相同。图8为并行级联应用时图7中信号采样缓存装置#2在调试阶段的数据流向示意图。图9为并行级联应用时图7中信号采样缓存装置#1在调试阶段的第一种数据流向示意图。图10为并行级联应用时图7中信号采样缓存装置#1在调试阶段的第二种数据流向示意图。图11为并行级联应用时图7中的中间级信号采样缓存装置(信号采样缓存装置#2 信号采样缓存装置#N-1)在调试阶段的第一种数据流向示意图。
图12为应用多个本发明实施例进行串行级联连接的应用结构示意图。图13为串行级联应用时图12中信号采样缓存装置#1在数据采样阶段的第二种数据流向示意图。图14为串行级联应用时图12中的中间级信号采样缓存装置(信号采样缓存装置#2 信号采样缓存装置#N-1)在数据采样阶段的第一种数据流向示意图。图15为串行级联应用时图12中的中间级信号采样缓存装置(信号采样缓存装置#2 信号采样缓存装置#N-1)在数据采样阶段的第二种数据流向示意图。图例说明:1、缓存控制器；11、信号采集模块；12、数据变换模块；13、级联传输模块；131、级联转换模块；14、选择器；15、数据压缩模块；16、数据存储模块；17、数据通信模块；18、存储控制模块；19、通信控制模块；2、测试插座；3、存储模块；4、通信接口 ；5、第一级联插座；6、第二级联插座。
具体实施例方式如图1所示，本实施例用于FPGA芯片调试的信号采样缓存装置包括缓存控制器1、测试插座2、存储模块3、通信接口 4和用于实现多个信号采样缓存装置之间级联连接的级联插座模块，缓存控制器I分别与测试插座2、存储模块3、通信接口 4相连，级联插座模块包括分别用于在级联工作状态时连接上一级信号采样缓存装置或者下一级信号采样缓存装置的第一级联插座5和第二级联插座6，第一级联插座5、第二级联插座6分别与缓存控制器I相连。本实施例针对现有FPGA厂商提供的内部信号观测调试工具严重依赖芯片内部紧缺的片内RAM资源作为数据存储部件导致逻辑debug (调试)困难的问题，增加了用于实现并行级联或者串行级联的级联传输模块，级联传输模块包括第一级联插座5和第二级联插座6，除了单独对待诊断FPGA系统中的被观测信号进行采样缓存以外，还可以通过构建并行级联应用、或者串行级联应用、或者并行级联串行级联组合应用，从而能够实现采样信号数量大和采样时间跨度长的FPGA调试。利用多个信号采样缓存装置中的内存储模块3的大容量存储资源实现对采样信号数量大以及采样时间跨度长的采样数据缓存，具有无需FPGA片内RAM资源、存储空间利用率高、信号采样时间跨度大、多信号采样能力强、使用方式灵活的优点。本实施例的信号采样缓存装置基于印制电路板实现，缓存控制器1、测试插座2、存储模块3、通信接口 4、第一级联插座5和第二级联插座6均固定于印制电路板上形成一个整体。缓存控制器I根据需要可采用大容量FPGA芯片或定制ASIC芯片实现，本实施例中，缓存控制器I采用大容量FPGA芯片实现。测试插座2用于与待诊断FPGA系统测试插座的信号连接。存储模块3使用存储条DIMM实现，在图1中使用3条存储条DIMM进行示意，具体可以根据需要调整存储条DIMM的数量。通信接口 4实现与控制终端的通信连接，主要用于接收控制终端的控制命令以及向控制终端输出采样数据，本实施例的通信接口 4具体为以太网通信接口，此外也可以根据需要采用USB、串口或者是无线通信接口等，以满足不同应用场合的要求。本实施例的第一级联插座5和第二级联插座6均采用高速低电压差分(LVDS)接口，其接口通信协议均采用双向请求-应答协议。在级联工作状态时，如果第一级联插座5连接上一级信号采样缓存装置，则第二级联插座6连接下一级信号采样缓存装置；相反，如果第一级联插座5连接下一级信号采样缓存装置，则第二级联插座6连接上一级信号采样缓存装置。需要对待诊断FPGA芯片调试时，将待诊断FPGA芯片的测试插座引出到本实施例信号采样缓存装置的测试插座2上即可。缓存控制器I是本实施例信号采样缓存装置的核心部件，其主要功能如下:I)采样缓存功能，在用于采样时通过测试插座2将待诊断FPGA芯片引出的被观测信号压缩后存储在存储模块3内供读取；2)数据转发功能，通过第一级联插座5和第二级联插座6实现级联的信号采样缓存装置之间的采样数据传输；3)数据输出功能，根据控制命令将存储模块3中存储的采样数据输出。图1为单片本实施例的信号采样缓存装置应用于调试待诊断FPGA系统的结构示意图，待诊断FPGA系统是指处于调试状态下应用系统，该应用系统中包含用于待诊断FPGA芯片以及包含测试插座在内的其他功能部件，其中测试插座的用途就是将待诊断FPGA芯片中用于逻辑debug的待观察内部信号引出，并通过连接电缆与本实施例的信号采样缓存装置的测试插座2连接构成调试环境。待诊断FPGA芯片内部信号的引出通常采用厂商提供的专门工具完成。以Xilinx公司的工具为例，其提供的fpga_editor工具可以完成将指定的一个内部信号探测输出至一个未使用的指定引脚的功能，这种探测功能最大的优点就在于用户逻辑布局布线完成之后进行信号探测，不改动已实现逻辑的布局布线结果，这一点对于逻辑debug是至关重要的。ChipScope之类的工具对于探测信号的观测必须通过重新布局布线完成，这个过程有可能面临资源受限或时序无法收敛的风险，特别是对于FPGA芯片的资源占用比率较高的应用，情况则更加恶劣。针对单个信号缓存装置可以采样的信号数量有限、以及可以挂接的存储条DIMM数量有限的问题，本实施例采用级联方式解决这两个问题:一方面多块信号缓存装置通过级联插座并行连接，可以同时对更多的信号进行同步采样，能够满足逻辑复杂，信号观测量大的逻辑debug ;另一方面多块信号缓存装置通过级联插座串行连接，构成一个更大存储缓存容量的诊断装置，能够满足有长时间跨度信号观测需求的系统调试，本实施例的信号采样缓存装置还提供一个通信接口 4与外部控制终端实现通信，外部控制终端通过这个通信接口 4控制缓存控制器I的工作模式，以及从存储模块3中将缓存的数据读出并反馈给逻辑调试人员进行逻辑debug (调试)。如图2所示，缓存控制器I包括信号采集模块11、数据变换模块12、级联传输模块
13、选择器14、数据压缩模块15、数据存储模块16、数据通信模块17、存储控制模块18和通信控制模块19，信号采集模块11的输入端与测试插座2相连，信号采集模块11的输出端分别与数据变换模块12、级联传输模块13相连，选择器14的输入端分别与数据变换模块12、级联传输模块13相连，选择器14的输出端与数据压缩模块15相连,数据压缩模块15的输出端分别与数据存储模块16、数据通信模块17相连，数据存储模块16通过存储控制模块18与存储模块3相连，数据存储模块16与数据通信模块17相互连接，数据通信模块17通过通信控制模块19与通信接口 4相连，级联传输模块13分别与第一级联插座5和第二级联插座6相连，级联传输模块13内设有用于控制第一级联插座5以及第二级联插座6连接状态的级联转换模块131，级联转换模块131与通信控制模块19相连。本实施例中，信号采集模块11、数据变换模块12、级联传输模块13、级联转换模块131、选择器14、数据存储模块16、数据通信模块17、存储控制模块18和通信控制模块19均基于大容量FPGA芯片实现的缓存控制器I内部的逻辑电路实现。信号采集模块11负责以设定的信号采样时钟采样被观察信号，并将采样获得的值记录下来转交给数据变换模块12或级联传输模块13 ;采样时钟和被采样信号由待诊断FPGA芯片通过测试插座提供给信号缓存装置，被采样信号以采样时钟的上升沿为采样点连续记录其值。如图3所示，以待诊断FPGA芯片输出3个被采样信号(采样信号_1、采样信号_2、采样信号_3)为例，信号采集模块11在连续6个采样点获的数据值串为“101”、“101”、“101”、“001”、“110”和 “001”。数据变换模块12负责将信号采集模块11连续采样记录下来的数据值串根据用户设定的采样要求记录并变换成数据压缩模块15接受的数据格式。用户设定的采样要求通常包括:启动信号采样的条件、信号采样的范围和节拍数、数据或数据组间的逻辑操作等；在逻辑debug过程中，信号采样序列中并非任何一个节拍的数据都是有助于bug定位的，通常调试人员只关心特定条件下的采样数据，例如只需要跟踪地址为A的报文、只需要统计报文发出的个数、报文发送有效节拍时的接收部件的信用等，因此必须要数据变换模块12对采样数据进行转换。如图4所示，数据变换模块12进行信号采样的要求为:采样信号_1为“I”的节拍时，记录采样信号_2和采样信号_3的值，则数据变换模块12将采样数据进行数据变换后得到的数据变换结果为数值串“01”、“01”、“01”和“10”，其中第4个(“001”)和第6个(“001”)由于采样信号_1为O被数据变换模块12过滤。级联传输模块13负责将信号采集模块11记录下来的数据值串根据级联信号宽度转换成下一级级联模式下的数据值串。为了保证采样数据不丢失，要求级联数据传输接口带宽比采样信号接口带宽高。以级联数据位宽为4位，采样信号位宽为3位为例，如图5所示，信号采集模块11采样的信号为3位(采样信号_1 采样信号_3)，而级联传输模块的信号为4位(级联数据_1 级联数据_4)，如图中箭头所示，采样信号数据值串为“101”、“101”、“101”、“001”、“110”和“001”通过级联传输模块13时，被转换为级联值串为“1011”、“0110”、“1001”、“1100”、“Olxx”，其中XX代表后续的采样信号数据值串。级联转换模块131是级联传输模块13的子模块，负责级联模式下将数据值串在相邻的两个信号采样缓存装置间传递；此外，也可以将级联转换模块131设置为单独的模块。选择器14用于选择输出的通路，选择器14根据工作模式选择数据压缩模块15的信号采集源，当信号采集的源头来自级联插座模块时，选择器14选通级联传输模块13，否则选通数据变换模块12。数据压缩模块15负责将接收到的数据值串根据压缩算法进行编码压缩成新的数据值串；压缩后的数据可以存储在存储模块3中，也可以通过通信接口 4交给外部控制终端并存储在外部控制终端的硬盘中。本实施例通过数据压缩模块15采用在线数据压缩方式对信号数据进行压缩，能够更高效地利用存储模块3的存储空间，提高了信号采样的时间跨度。数据压缩模块15输出的数据可以交给两种数据存储目标，一种是本信号采样缓存装置的存储模块3，另一种是通过数据通信模块17、通信控制模块19、通信接口 4将数据存储在外接的外部控制终端上。当通信接口 4的外部已连接外部控制终端且采样信号所需的数据带宽低于通信接口 4的通信端口的带宽时，可以通过通信接口 4直接将数据传输给外部控制终端并存储在外部控制终端的硬盘中，充分利用廉价的大容量存储设备；当采样信号所需的数据带宽高于通信端口的带宽时，通信端口无法满足数据存储要求，此时数据必须存储在存储模块3中。数据存储模块16接收数据压缩模块15压缩后的数据值串将其以设定的字长和顺序交给存储控制模块18存储。数据存储模块16还接收数据通信模块17发送来的数据读取请求并将数据从存储模块3中读出返回给外部控制终端还原被采样信号波形。数据通信模块17负责解释和转发外部控制终端发出的各种命令，并作为数据传输通路将采集到的数据传输给外部控制终端。存储控制模块18负责存储条的初始化、配置和读写控制，完成数据存储模块发起的读、写访问。通信控制模块19负责通信端口的初始化、配置和读写控制，负责外部控制终端和信号缓存装置的通信连接。由于级联传输模块的存在，本实施例的信号采样缓存装置可用于采样信号数量大(并行级联应用)和采样时间跨度长(串行级联应用)的FPGA调试。本实施例在并行级联工作模式下时，每个与待诊断FPGA系统相连的信号缓存装置都进行信号采样和数据变换操作并将数据存储在自身的存储模块中。相邻两个信号缓存装置通过前一级信号缓存装置的第二级联插座6和后一级信号缓存装置的第一级联插座5连接，级联插座用于两个相邻缓存装置间通信数据的传递，此时外部控制终端只需使用一个通信接口 4就可以访问到所有缓存装置中缓存的数据，方便系统连接与调试。本实施例在串行级联工作模式下时，相邻两个信号缓存装置通过前一级信号缓存装置的第二级联插座6和后一级信号缓存装置的第一级联插座5连接，与待诊断FPGA系统相连的信号缓存装置负责诊断信号的采样，一方面将采样数据交给数据变换模块12进行后续处理，另一方面将采样数据交给级联传输模块13传递到下一级信号缓存装置处理。本实施例的缓存控制器I通过数据压缩模块15采用在线数据压缩方式对信号数据进行压缩，能够更高效地利用存储空间，提高了信号采样的时间跨度。下文将对本实施例信号采样缓存装置应用于待诊断FPGA系统对待诊断FPGA芯片进行诊断的应用范例进行说明。一、单独应用于待诊断FPGA系统的诊断。参见图1，本实施例信号采样缓存装置在单独应用于待诊断FPGA系统的诊断时，级联传输模块13不工作。1.1、数据采样存储阶段。在数据采样存储阶段，信号采集模块11采集的采样数据依次经过数据变换模块
12、选择器14、数据压缩模块15、数据存储模块16、存储控制模块18后被存入存储模块3。1.2、调试阶段。在调试阶段，存储模块3中存储的数据依次通过存储控制模块18、数据存储模块16、数据通信模块17、通信控制模块19、通信接口 4输出。二、并行级联应用于待诊断FPGA系统的诊断。当逻辑bug复杂、需要同时观测较多的内部信号才能定位错误时，如果待观测信号数量超过了单个信号采样缓存装置可以同时采样的信号数量，则可以使用并行级联方式对信号采样缓存装置进行扩展。如图6所示，将两块本实施例的信号采样缓存装置(信号采样缓存装置#1和信号采样缓存装置#2)通过级联传输模块的第一级联插座5和第二级联插座6进行并行级联，构成信号采样数量更大的缓存装置；此外也可以采用更多的信号采样缓存装置进行并行级联。在并行级联状态工作时，多个采样缓存装置与待诊断FPGA系统连接，每个采样缓存装置负责一部分诊断信号的采样和存储。信号采集模块11负责将本装置采样到的诊断数据交给数据变换模块12并作为选择器14的数据来源交给数据压缩模块15以及数据存储模块16进行后续处理。2.1、数据采样存储阶段。在数据采样存储阶段，信号采样缓存装置#1和信号采样缓存装置#2并行工作且数据流向完全相同，如图7所示，信号采集模块11采集的采样数据依次经过数据变换模块
12、选择器14、数据压缩模块15、数据存储模块16、存储控制模块18后被存入存储模块3。2.2、调试阶段。在调试阶段，外部控制终端与信号采样缓存装置#1的通信接口 4连接。信号采样缓存装置#1和信号采样缓存装置#2的数据流向各不相同。在调试阶段，信号采样缓存装置#2从本级信号采样缓存装置的存储模块3中读出数据，如图8所示，存储模块3中存储的数据依次通过存储控制模块18、数据存储模块16、数据通信模块17、通信控制模块19、级联转换模块131、第一级联插座5输出给上一级信号采样缓存装置(信号采样缓 存装置#1)。在调试阶段，信号采样缓存装置#1有两种数据流向:第一种是从本级信号采样缓存装置的存储模块3中读出数据，如图9所示，存储模块3中存储的数据依次通过存储控制模块18、数据存储模块16、数据通信模块17、通信控制模块19、通信接口 4输出；另一种是从后继各级信号采样缓存装置的存储模块3中读出数据，如图10所示，来自下一级信号采样缓存装置(信号采样缓存装置#2)的采样数据依次通过第二级联插座6、级联转换模块131、通信控制模块19、通信接口 4输出。本实施例的图6所示仅仅为二级的并行级联结构，对于三级以上的并行级联结构而言，在仅仅是增加了中间级信号采样缓存装置。中间级信号采样缓存装置在数据采样存储阶段的数据流向相同，在调试阶段中间级信号采样缓存装置有两种数据流向:第一种是将下一级信号采样缓存装置的输出的数据传递到上一级，如图11所示，来自下一级信号采样缓存装置输出的采样数据依次通过第二级联插座6、级联转换模块131、第一级联插座5输出给上一级信号采样缓存装置；另一种是从本级信号采样缓存装置的存储模块3中读出数据并传递到上一级，存储模块3中存储的数据依次通过存储控制模块18、数据存储模块
16、数据通信模块17、通信控制模块19、级联转换模块131、第一级联插座5输出给上一级信号采样缓存装置(与图8的数据流向相同)。三、串行级联应用于待诊断FPGA系统的诊断。当逻辑bug复杂，错误触发到错误被观测到的时间跨度很大、需要长时间的信号捕获才能定位错误时，如果信号采样数据存储量超过了单个信号缓存装置可以存储的容量则可以使用串行级联方式进行扩展。如图12所示，将多块信号缓存装置(信号采样缓存装置#1、信号采样缓存装置#2、……、信号采样缓存装置#N)通过级联传输模块的第一级联插座5和第二级联插座6进行串行级联，并由第一个信号采样缓存装置(信号采样缓存装置#1)与待诊断FPGA系统相连，构成信号采样时间深度更深的缓存装置。在串行级联状态工作时，与待诊断FPGA系统相连的信号缓存装置(信号采样缓存装置#1)负责诊断信号的采样，一方面将采样数据交给数据变换模块12，并作为选择器14的数据来源交给数据压缩模块15以及数据存储模块16进行后续处理，另一方面将采样数据交给级联传输模块13传递到下一级信号缓存装置(信号采样缓存装置#2)处理并存储。串行级联的后继信号缓存装置都使用级联插座作为数据来源，选择器14选择级联传输模块产生的数据串作为待存储数据进行后续处理。3.1、数据采样存储阶段。在数据采样存储阶段，串行级联的第一级(信号采样缓存装置#1)、中间级(信号采样缓存装置#2 信号采样缓存装置#N-1)和最末级(信号采样缓存装置#N)信号采样装置的数据采样存储阶段有不同的数据流向。数据采样存储阶段，信号采样缓存装置#1有两种数据采样存储数据流向:第一种是将测试插座2采样到的采样数据经过数据转换、压缩后存储在本级的存储模块3中，信号采集模块11采集的采样数据依次经过数据变换模块12、选择器14、数据压缩模块15、数据存储模块16、存储控制模块18后被存入存储模块3 (与图7的数据流向相同)。第二种是将测试插座模块采样到的信号经过级联传输后存储在后继各级信号采样缓存装置的存储模块3中，如图13所示，信号采集模块11采集的采样数据依次经过级联传输模块13、级联转换模块131、第二级联插座6输出至下一级信号采样缓存装置。数据采样存储阶段，信号采样缓存装置#2 信号采样缓存装置#N_1均有两种数据采样存储数据流向:第一种是上一级信号采样缓存装置发送来的信号经过本级的级联转换模块131处理后存储在本级存储模块3中，如图14所示，上一级信号采样缓存装置从第一级联插座5输入的采样数据依次经过级联转换模块131、级联传输模块13、选择器14、数据压缩模块15、数据存储模块16、存储控制模块18后被存入存储模块3。第二种是上一级信号采样缓存装置发送来的信号经过级联插座传递到后继信号采样缓存装置，如图15所示，下一级信号采样缓存装置通过第一级联插座5输入的采样数据依次经过级联转换模块131后，直接从第二级联插座6输出传递到后继信号采样缓存装置。数据采样存储阶段，信号采样缓存装置棚的数据流如下:将上一级信号采样缓存装置传输来的信号经过数据转换、压缩后存储在本级的存储模块3中(与图14的数据流向相同)。3.2、调试阶段。当数据采样存储阶段完成后进入调试阶段，外部控制终端通过信号采样缓存装置#1的通信接口 4收集存储在各级信号采样缓存装置存储模块3中的数据，串行级联模式的数据流向与并行级联模式相同，在此不再赘述。除了上述应用以外，还可以通过将本实施例信号采样缓存装置进行串行级联、并行级联组合的形式，实现采样信号数量大、采样时间跨度长的FPGA调试时的信号采样缓存，此时组合级联连接结构中的各个信号采样缓存装置的工作原理与单独进行串行级联或并行级联组合的工作原理相同，在此不再赘述。以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种用于FPGA芯片调试的信号采样缓存装置，其特征在于:包括缓存控制器(I)、测试插座(2)、存储模块(3)、通信接口(4)和用于实现多个信号采样缓存装置之间级联连接的级联插座模块，所述缓存控制器(I)分别与测试插座(2)、存储模块(3)、通信接口(4)相连，所述级联插座模块包括分别用于在级联工作状态时连接上一级信号采样缓存装置或者下一级信号采样缓存装置的第一级联插座(5)和第二级联插座(6)，所述第一级联插座(5)、第二级联插座(6)分别与缓存控制器(I)相连。
2.根据权利要求1所述的用于FPGA芯片调试的信号采样缓存装置，其特征在于:所述缓存控制器(I)包括信号采集模块(11)、数据变换模块(12)、级联传输模块(13)、选择器(14),数据压缩模块(15)、数据存储模块(16)、数据通信模块(17)、存储控制模块(18)和通信控制模块(19)，所述信号采集模块(11)的输入端与测试插座(2)相连，所述信号采集模块(11)的输出端分别与数据变换模块(12)、级联传输模块(13)相连，所述选择器(14)的输入端分别与数据变换模块(12)、级联传输模块(13)相连，所述选择器(14)的输出端与数据压缩模块(15)相连，所述数据压缩模块(15)的输出端分别与数据存储模块(16)、数据通信模块(17)相连，所述数据存储模块(16)通过存储控制模块(18)与存储模块(3)相连，所述数据存储模块(16)与数据通信模块(17)相互连接，所述数据通信模块(17)通过通信控制模块(19)与通信接口(4)相连，所述级联传输模块(13)分别与第一级联插座(5)和第二级联插座(6)相连，所述级联传输模块(13)内设有用于控制第一级联插座(5)以及第二级联插座(6)连接状态的级联转换模块(131)，所述级联转换模块(131)与通信控制模块(19)相连。
全文摘要
本发明公开了一种用于FPGA芯片调试的信号采样缓存装置，包括缓存控制器(1)、测试插座(2)、存储模块(3)、通信接口(4)和用于实现多个信号采样缓存装置之间级联连接的级联插座模块，缓存控制器(1)分别与测试插座(2)、存储模块(3)、通信接口(4)相连，级联插座模块包括分别用于在级联工作状态时连接上一级信号采样缓存装置或者下一级信号采样缓存装置的第一级联插座(5)和第二级联插座(6)，第一级联插座(5)、第二级联插座(6)分别与缓存控制器(1)相连。本发明具有无需FPGA片内RAM资源、存储空间利用率高、信号采样时间跨度大、多信号采样能力强、使用方式灵活的优点。
文档编号G06F11/25GK103116554SQ201310069618
公开日2013年5月22日 申请日期2013年3月5日 优先权日2013年3月5日
发明者张峻, 齐星云, 王桂彬, 常俊胜, 张建民, 罗章, 徐金波, 董德尊, 赖明澈, 陆平静, 王绍刚, 徐炜遐, 肖立权, 庞征斌, 王克非, 夏军, 童元满, 陈虎 申请人:中国人民解放军国防科学技术大学