处理器接口的隔离控制装置及方法
【专利摘要】本发明公开了一种处理器接口的隔离控制装置及方法，所述处理器接口为一处理器的第一接口，所述第一接口通过一隔离电路与一外围设备的第二接口相连，所述处理器和所述外围设备均为低压器件，所述处理器还包括一控制单元，当所述处理器处于待机模式时，所述控制单元用于将所述第一接口设置为输出低电平状态，以使得所述第一接口和所述第二接口通过所述隔离电路隔离，当所述处理器和所述外围设备正常通信时，所述控制单元用于将所述第一接口设置为输入上拉状态，以使得所述第一接口接收到所述第二接口发送的有效信号。本发明在保证所述第一接口正常通信的前提下，减小了通信接口功耗，降低了装置成本。
【专利说明】处理器接口的隔离控制装置及方法
【技术领域】
[0001]本发明涉及一种处理器接口的隔离控制装置及方法。
【背景技术】
[0002]随着集成电路和芯片接口技术的不断发展，所需电路系统的稳定性要求更高，系统功耗要求更低，在复杂的应用环境下如何既保证系统稳定的工作又能够将系统功耗降低到最低成为当今电子工程师首要解决的问题。各种微处理器的不断更新换代，不仅整合了更多的外围设备，而且使得处理器内部的工作电压划分更加精细，许多处理器对上电时序要求较为严格。
[0003]在现有的低速通信接口电路中，处理器输入端引脚均采用导线直接与外围器件连接或在连接导线上串联一个一定大小的匹配电阻，在这种应用模型下，可能会由于以下三种原因导致处理器异常工作或能耗浪费。
[0004]1、大部分处理器的每个1 (输入/输出)口都有两个钳位二极管，两个钳位二极管将1 口电压范围控制在了处理器工作电压和地之间，起到了 1 口过压保护作用；在外设先上电工作的情况下，两个钳位二极管的正偏不仅可能导致处理器闩锁效应，而且1 口电压会经过钳位二极管倒灌到处理器工作电压平面上，导致处理器异常工作。
[0005]2、在功耗要求较高的电路中，在处理器输入端并未处于有效接收状态时，比如处理器处于休眠状态，输出端引脚由于噪声干扰等仍然有电平跳动，这种电平跳动会导致引脚额外的功耗浪费。
[0006]3、处理器输入口未进行监控或有效数据接收时，对应连接的外设输出引脚电平处于上拉或高阻状态，此时接口线上的电压差也会导致额外能耗浪费。
[0007]为避免上述原因产生的处理器异常工作或接口功耗大，现有以下三种隔离电路:
[0008]1、光电耦合隔离电路
[0009]通过将光耦受光端的两个引脚分别连接两个需要隔离的器件引脚，光耦的输入端连接控制逻辑，通过控制逻辑的高低电平控制光耦受光端的导通与断开。这种方法不仅成本高昂，而且占用的电路空间较大，不适合多线1 口的隔离。另外这种隔离电路大多应用于强电和弱电的隔离控制，两个低压器件之间的隔离并不需要这种完全隔离的电路。
[0010]2、可控开关，可控BUFFER (缓冲器)隔离电路
[0011]将可控开关或可控BUFFER的两极与隔离器件引脚连接，控制端通过连接逻辑器件以控制开关或BUFFER的导通和断开。这种方法增加了额外的系统资源开销。
[0012]3、晶体管隔离电路
[0013]专利号为CN202143049的文献中提出了一种利用三极管和MOS管(场效应管)达到输入口隔离的目的，将第一晶体管的集电极或漏极与第二晶体管的基极或栅极级联，将第一晶体管的栅极接外设输出端，两个晶体管源极或发射极都接地、集电极或漏极分别采用外设电源和主控电源上拉，在第一晶体管输出高电平时，第二晶体管输出端将使用第二晶体管的上拉电压作为基准电压输出。这种电路很好的隔离了两个不同电源供电外设和主控，解决了外设先工作导致的输入口电流倒灌问题，但所需的器件开销和功耗浪费较大。
【发明内容】
[0014]本发明要解决的技术问题是为了克服现有的隔离电路成本高、功耗大的缺点，提供了一种成本低、功耗小的处理器接口的隔离控制装置及方法。
[0015]本发明是通过下述技术方案来解决上述技术问题:
[0016]本发明提供了一种处理器接口的隔离控制装置，其特点是，所述处理器接口为一处理器的第一接口，所述第一接口通过一隔离电路与一外围设备的第二接口相连，所述处理器和所述外围设备均为低压器件，所述处理器还包括一控制单元，当所述处理器处于待机模式时，所述控制单元用于将所述第一接口设置为输出低电平状态，以使得所述第一接口和所述第二接口通过所述隔离电路隔离，当所述处理器和所述外围设备正常通信时，所述控制单元用于将所述第一接口设置为输入上拉状态，以使得所述第一接口接收到所述第二接口发送的有效信号。
[0017]所述处理器处于待机模式时，所述第二接口不应发送任何信号，但由于噪声干扰等仍然有电平跳动，所以要采用隔离电路避免所述第一接口接收。所述低压器件是指1 口工作电压小于或等于5V且大于二极管导通压降(一般0.6-0.7V)的芯片。所述控制单元是现有的处理器可以通过编程实现的。
[0018]较佳地，所述隔离电路包括一二极管，所述二极管的正极连接所述第一接口，所述二极管的负极连接所述第二接口。
[0019]当所述第一接口设置为输出低电平状态时，所述二极管处于截止状态，从而实现所述第一接口和所述第二接口之间隔离。当所述第一接口设置为输入上拉状态时，如果所述第二接口为高电平，则无论所述二极管处于导通或截止状态，所述第一接口仍然是高电平；如果所述第二接口为低电平，则所述二极管必导通，所述第一接口被所述第二接口的低电平强行拉低。通过这一过程所述第一接口就接收到了所述第二接口发送的有效信号。
[0020]较佳地，所述二极管漏电流的范围为0.1到100微安。所述二极管漏电流的大小在数十微安级别内，根据电压等级的不同而不同，反向电压越高，漏电流越大，但都在微安级。比如型号为BAV99的二极管最大漏电流仅在2.5微安。
[0021 ] 较佳地，所述隔离电路包括一三极管，所述三极管的基极连接所述第一接口，所述三极管的发射极连接所述第二接口。
[0022]较佳地，所述隔离电路包括一 NMOS (金属-氧化物-半导体)管，所述NMOS管的漏极连接所述第一接口，所述NMOS管的源极和栅极连接所述第二接口。
[0023]较佳地，所述第一接口为一通用输入/输出接口或一低速通信接口。
[0024]所述通用输入/输出接口可以在微控制器或芯片组没有足够的输入/输出端口，或当系统需要采用远端串行通信或控制时，提供额外的控制和监视功能。所述通用输入/输出接口能够设置为输出低电平模式，说明所述通用输入/输出接口不仅可以具有输入功能而且具有输出功能。所述低速通信接口为频率在1M赫兹以内的接口，如SPI(串行外设接口)、I2C (两线式串行总线)和MD1 (管理数据输入输出)等。
[0025]一种处理器接口的隔离控制方法，其特点是，所述处理器接口为一处理器的第一接口，所述第一接口通过一隔离电路与一外围设备的第二接口相连，所述处理器和所述外围设备均为低压器件，所述隔离控制方法包括如下步骤:
[0026]S1、判断所述处理器是否处于待机模式，若是，执行S2，若否，执行S3 ；
[0027]S2、设置所述第一接口为输出低电平状态，以使得所述第一接口和所述第二接口通过所述隔离电路隔离，然后结束流程；
[0028]S3、设置所述第一接口为输入上拉状态，以使得所述第一接口接收到所述第二接口发送的有效信号。
[0029]较佳地，所述第一接口为一通用输入/输出接口或一低速通信接口。
[0030]本发明的积极进步效果在于:使用所述处理器接口的隔离控制装置在保证所述第一接口正常通信的前提下，减小了通信接口功耗，节省了占用的电路空间，降低了装置成本。同时所述隔离控制装置适合多种接口间的隔离，具有普适性和推广性。
【专利附图】
【附图说明】
[0031]图1为本发明实施例1的处理器接口的隔离控制装置的示意图。
[0032]图2为本发明实施例1的处理器接口的隔离控制方法的流程图。
[0033]图3为本发明实施例2的处理器接口的隔离控制装置的示意图。
[0034]图4为本发明实施例3的处理器接口的隔离控制装置的示意图。
【具体实施方式】
[0035]下面通过实施例的方式进一步说明本发明。
[0036]实施例1
[0037]参见图1，一种处理器接口的隔离控制装置，其包括:一处理器I的控制单元和一二极管3。所述二极管3的正极连接所述处理器的一输入引脚RX (第一接口)4，所述二极管2的负极连接一外围设备2的输出引脚TX (第二接口)5。
[0038]当所述输入引脚RX4未进行有效信号监听或接收时，所述控制单元将所述输入引脚RX4设置为输出低电平状态，无论所述输出引脚TX5输出高电平还是低电平，所述二极管3都处于截止状态，由于所述二极管3仅有很小的漏电流，所述输入引脚RX4和所述输出引脚TX5近似于断路，从而所述输出引脚TX5的电平变化不会造成额外的电流。
[0039]当所述输入引脚RX4进行有效信号监听或接收时，所述控制单元首先将所述输入引脚RX4设置为输入上拉状态，当所述输出引脚TX5发送二进制位“I”时，所述二极管3的两端均为高电平，因此电压差很小，所述二极管3处于截止状态，所述输入引脚RX4将检测到高电平，当所述输出引脚TX5发送二进制位“O”时，所述二极管3两端电压差大于所述二极管3的导通压降，所述二极管3导通，所述输入引脚RX4电位将被拉低，由此完成有效信号的准确监听和接收。
[0040]下面根据上述内容添加一具体实例:
[0041]所述处理器为BCM53003，所述外围设备为芯片MAX3076，所述芯片MAX3076的一输出引脚与所述处理器BCM53003的一 GP1 (通用输入/输出)引脚连接以实现RS485 (—种串行通讯标准)通信，所述GP1引脚工作于输入模式，BCM53003使用一延时上电模块，MAX3076会先于BCM53003上电，在上电延时的时隙内，MAX3076的输出引脚的电平为高电平，BCM53003和MAX3076之间串联一个型号为BAV99的二极管，有效地抑制了 MAX3076的输出引脚电流倒灌到BCM53003电源网络而导致的上电异常问题。
[0042]在BCM53003与MAX3076采用导线直接连接时，BCM53003未进行MAX3076的数据接收测得静态电流为1.82A，通过采用上述方案后，BCM53003未进行MAX3076的数据接收测得静态电流为1.81A，节省了约1mA的电流消耗。
[0043]参见图2，一种处理器接口的隔离控制方法，所述输入引脚RX通过所述二极管与所述输出引脚TX相连，所述隔离控制方法包括如下步骤:
[0044]步骤21、判断所述处理器是否处于待机模式，若是，执行步骤22，若否，执行步骤23。
[0045]步骤22、设置所述输入引脚RX为输出低电平状态，然后结束。
[0046]步骤23、设置所述输入引脚RX为输入上拉状态。
[0047]实施例2
[0048]参见图3，本实施例与实施例1基本相同，不同之处在于，将实施例1中的二极管替换为一三极管6，所述三极管6的基极连接所述输入引脚RX4，所述三极管6的发射极连接所述输出引脚TX5。
[0049]实施例3
[0050]参见图4，本实施例与实施例1基本相同，不同之处在于，将实施例1中的二极管替换为一 NMOS管7，所述NMOS管7的漏极连接所述输入引脚RX4，所述NMOS管7的源极和栅极连接所述输出引脚TX5。
[0051]虽然以上描述了本发明的【具体实施方式】，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
【权利要求】
1.一种处理器接口的隔离控制装置，其特征在于，所述处理器接口为一处理器的第一接口，所述第一接口通过一隔离电路与一外围设备的第二接口相连，所述处理器和所述外围设备均为低压器件，所述处理器还包括一控制单元，当所述处理器处于待机模式时，所述控制单元用于将所述第一接口设置为输出低电平状态，以使得所述第一接口和所述第二接口通过所述隔离电路隔离，当所述处理器和所述外围设备正常通信时，所述控制单元用于将所述第一接口设置为输入上拉状态，以使得所述第一接口接收到所述第二接口发送的有效信号。
2.如权利要求1所述的处理器接口的隔离控制装置，其特征在于，所述隔离电路包括一二极管，所述二极管的正极连接所述第一接口，所述二极管的负极连接所述第二接口。
3.如权利要求2所述的处理器接口的隔离控制装置，其特征在于，所述二极管漏电流的范围为0.1到100微安。
4.如权利要求1所述的处理器接口的隔离控制装置，其特征在于，所述隔离电路包括一三极管，所述三极管的基极连接所述第一接口，所述三极管的发射极连接所述第二接口。
5.如权利要求1所述的处理器接口的隔离控制装置，其特征在于，所述隔离电路包括一 NMOS管，所述NMOS管的漏极连接所述第一接口，所述NMOS管的源极和栅极连接所述第二接口。
6.如权利要求1所述的处理器接口的隔离控制装置，其特征在于，所述第一接口为一通用输入/输出接口或一低速通信接口。
7.—种处理器接口的隔离控制方法，其特征在于，所述处理器接口为一处理器的第一接口，所述第一接口通过一隔离电路与一外围设备的第二接口相连，所述处理器和所述外围设备均为低压器件，所述隔离控制方法包括如下步骤: 51、判断所述处理器是否处于待机模式，若是，执行S2，若否，执行S3； 52、设置所述第一接口为输出低电平状态，以使得所述第一接口和所述第二接口通过所述隔离电路隔离，然后结束流程； 53、设置所述第一接口为输入上拉状态，以使得所述第一接口接收到所述第二接口发送的有效信号。
8.如权利要求7所述的处理器接口的隔离控制方法，其特征在于，所述第一接口为一通用输入/输出接口或一低速通信接口。
【文档编号】G06F13/38GK104375966SQ201310356440
【公开日】2015年2月25日 申请日期:2013年8月15日 优先权日:2013年8月15日
【发明者】高 浩 申请人:上海斐讯数据通信技术有限公司