一种先进先出缓存器及其读写数据的方法
【专利摘要】本发明公开了一种先进先出缓存器，包括：寄存器堆，用于存储写入的数据，当先进先出缓存器处于满状态时，继续向先进先出缓存器里写入新的数据，新的数据写入存储前一次写入的数据的寄存器，前一次写入的数据自动被后一次写入的新的数据覆盖掉的同时写入再前一次写入的数据的寄存器，存储前一次写入的数据的寄存器继续存储后一次写入的新的数据，以此类推，最先写入的数据则被后一次写入的数据覆盖掉；写操作控制模块，用于控制写操作地址以及当先进先出缓存器处于满状态生成满标志信号；读操作控制模块，用于控制读操作地址以及当先进先出缓存器处于空状态生成空标志信号。本发明减少了CPU操作先进先出缓存器的负担，提高了CPU的效率。
【专利说明】一种先进先出缓存器及其读写数据的方法
【技术领域】
[0001]本发明涉及计算机领域，尤其涉及一种先进先出缓存器及其读写数据的方法。
【背景技术】
[0002]当数据在具有不同传输能力的设备之间进行传输时，数据缓存器用来暂存这些数据。例如，电话线、计算机和串口、计算机的数据总线等，其传输速度均不相同，缓存器在每种部件之间平衡数据流，而允许它们以合适的速率传输数据。
[0003]数据缓存器可以分为输入缓存器和输出缓存器两种。输入缓存器的作用是将外设送来的数据暂时存放，以便处理器将它取走；输出缓存器的作用是用来暂时存放处理器送往外设的数据。有了数据缓存器，就可以使高速工作的CPU与慢速工作的外设起协调和缓存作用，实现数据传送的同步。
[0004]先进先出数据缓存器与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加I完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
[0005]在系统设计中，先进先出数据缓存器被广泛使用以增加数据传输率、处理大量数据流、匹配具有不同传输率的系统，从而提高了系统性能。先进先出数据缓存器一般用于不同时钟域之间的数据传输，同时也可以作为不同宽度数据之间的接口。在嵌入式系统中，很多部件都使用了先进先出缓存器，像UART (Universal Asynchronous Receiver/Transmitter,通用异步收发传输器)，SPI (Serial Peripheral Interface,同步串行外设接口）等。
[0006]现有的先进先出缓存器当处于满状态时，就不能继续往里面写入新的数据；如果想要继续往里面写入新的数据，就必须先进行读操作使先进先出缓存器不处于满状态，而读出的数据有时是没有实际用途的，读操作只是为了使先进先出缓存器腾出存储空间来存储新的数据。
[0007]如图3所示：在双向通信中，当CPU想读取外设中的数据时，一般CPU首先会发送读数据命令通知外设，然后再进行读数据操作。当CPU发送读数据命令通知外设时，CPU将读数据命令写入到输出先进先出缓存器中，然后通过传输模块输出给外设，同时，传输模块接收输入的数据然后写入到输入先进先出缓存器，不过这些数据并不是外设发送给CPU的有用数据，CPU也不关心这些数据。但是接下来当CPU对外设进行读数据操作时，外设传输的有效数据须要存储到输入先进先出缓存器中，所以输入先进先出缓存器中之前接收到的没有实际用途的数据必须及时被读走，否则当输入先进先出缓存器存满数据后，后面外设输出的有用数据不能存储到输入先进先出缓存器里面，造成有用数据的丢失。
[0008]这样，当CPU对外设进行大量读数据操作时，往往会首先发送读数据命令通知外设，然后再进行读数据操作。为了避免在读数据操作时外设发送给CPU的有用数据不能写入到输入先进先出缓存器中，CPU需要在发送读数据命令通知外设后及时将输入先进先出缓存器里面写入的没有实际用途的数据读走。[0009]这样，每次CPU发送读数据命令通知外设后，都需要将输入先进先出缓存器里面没有实际用途的数据读走。这些读输入先进先出缓存器操作将占用CPU更多的操作时间，增加了 CPU的负担，降低了 CPU的效率。
[0010]目前的先进先出缓存器的工作原理如图4所示：先进先出缓存器复位后，写操作地址和读操作地址都为0，先进先出缓存器处于空状态，此时不能对先进先出缓存器进行读操作，只能进行写操作；当不处于满状态时，每写一个数据，写操作地址自动加I ;当不处于空状态时，每读取一个数据，读操作地址自动加I;当写操作地址和读操作地址相等时，如果是写操作引起的，则先进先出缓存器处于满状态，相反，如果是读操作引起的，则先进先出缓存器处于空状态。
[0011]当先进先出缓存器不处于满状态时，写入的数据将存储到由写操作地址选择的存储单元中；而当先进先出缓存器处于满状态时，此时不允许往先进先出缓存器写入新的数据，只允许从先进先出缓存器读取数据，如果想继续往先进先出缓存器写入新的数据，则必须首先对先进先出缓存器进行读操作使其不处于满状态，这样先进先出缓存器就会有新的存储空间来存储数据。当先进先出缓存器不处于空状态时，读取的数据则由读操作地址选择的寄存器输出。
【发明内容】
[0012]针对现有的先进先出缓存器当处于满状态时，就不能继续向先进先出缓存器里写入新的数据的问题，本发明实施例提供一种先进先出缓存器读写数据的方法，当先进先出缓存器处于满状态时，可继续往里面写入新的数据，其中之前写入的数据会自动被其之后写入的数据覆盖，从而提高了 CPU的效率。
[0013]为达到上述目的，本发明解决其技术问题所采用的技术方案是，提供一种先进先出缓存器，包括：
[0014]寄存器堆，用于存储写入的数据，当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据，所述新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据自动被后一次写入的所述新的数据覆盖掉的同时写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，以此类推，最先写入的数据则被后一次写入的数据覆盖掉；
[0015]写操作控制模块，用于控制写操作地址，以及，当所述先进先出缓存器处于满状态生成满标志信号；
[0016]读操作控制模块，用于控制读操作地址，以及，当所述先进先出缓存器处于空状态生成空标志信号。
[0017]具体的，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，所述写操作控制模块令写操作地址加1，写入的所述数据存储到由所述写操作地址选择的寄存器中。
[0018]具体的，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，所述读操作控制模块令读操作地址加1，读取的所述数据由所述读操作地址选择的寄存器输出。
[0019]本发明的另一目的在于提供一种先进先出缓存器读写数据的方法，包括以下步骤：
[0020]当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据，所述新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据被后一次写入的所述新的数据覆盖的同时，写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，以此类推，最先写入的数据则被后一次写入的数据覆盖掉。
[0021]具体的，当所述先进先出缓存器处于空状态时，只进行写操作，不进行读操作。
[0022]具体的，当所述写操作地址和所述读操作地址相等时，如果是写操作引起的，则所述先进先出缓存器处于满状态，如果是读操作引起的，则所述先进先出缓存器处于空状态。
[0023]具体的，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，所述写操作地址加1，写入的所述数据存储到由所述写操作地址选择的寄存器中。
[0024]具体的，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，读操作地址加1，读取的所述数据由所述读操作地址选择的寄存器输出。
[0025]具体的，所述先进先出缓存器复位后处于空状态。
[0026]具体的，读写操作时钟为同步时钟或者异步时钟。
[0027]与现有的先进先出缓存器及其读写数据的方法相比，本发明实施例具有如下优点：当CPU对外设进行大量数据读操作时，在CPU发送读数据命令通知外设后，不需要将输入先进先出缓存器里面没有实际用途的数据读走；接下来读操作接收到的数据如果存满了输入先进先出缓存器，会自动依次覆盖掉之前在发送读数据命令时接收到的没有实际用途的数据，减少了 CPU操作先进先出缓存器的负担，提高了 CPU的效率。
【专利附图】
【附图说明】
[0028]图I是本发明实施例提供的一种先进先出缓存器的整体结构图；
[0029]图2是本发明实施例提供的一种先进先出缓存器读写数据的方法原理图；
[0030]图3是本发明【背景技术】提供的先进先出缓存器在双向通信工作中场景图；
[0031]图4是本发明【背景技术】提供的现有的先进先出缓存器工作原理图。
【具体实施方式】
[0032]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033]本发明实施例的目的之一，在于提供一种先进先出缓存器，如图I所示，包括：
[0034]寄存器堆，用于存储写入的数据，当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据自动被后一次写入的所述新的数据覆盖掉的同时写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，以此类推，最先写入的数据则会被后一次写入的数据覆盖掉。[0035]写操作控制模块，用于控制写操作地址，以及，当所述先进先出缓存器处于满状态生成满标志信号。
[0036]具体的，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，所述写操作控制模块令写操作地址加1，写入的所述数据存储到由所述写操作地址选择的寄存器中。
[0037]读操作控制模块，用于控制读操作地址，以及，当所述先进先出缓存器处于空状态生成空标志信号。
[0038]具体的，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，所述读操作控制模块令读操作地址加1，读取的所述数据由所述读操作地址选择的寄存器输出。
[0039]满标志信号和空标志信号都是用来表明先进先出缓存器的状态，现有技术下，当先进先出缓存器满时，CPU就不能对其进行写操作，而当先进先出缓存器空时，CPU就不能对其进行读操作；本发明实施例的新型先进先出缓存器，当先进先出缓存器满时，CPU仍然可以对其进行写操作，而当先进先出缓存器空时，CPU不能对其进行读操作。
[0040]生成的满标志信号和空标志信号，可以保存在包含图3所示的传输模块的外设的状态寄存器中，CPU通过查询状态寄存器，对外设中的先进先出缓存器进行相应的操作。
[0041]具体的，信号描述如下：
[0042]rstn :复位输入信号；
[0043]wr_clk :写操作时钟输入信号；
[0044]wr_en :写操作时能输入信号；
[0045]wr_addr :写操作地址输入信号；
[0046]wr_data :写操作数据输入信号；
[0047]full :满标志输出信号；
[0048]rd_clk :读操作时钟输入信号；
[0049]rd_en :读操作时能输入信号；
[0050]Rd_addr :读操作地址输入信号；
[0051]rd_data :读操作数据输出信号；
[0052]empty :空标志输出信号。
[0053]本发明实施例的另一目的是提供一种先进先出缓存器读写数据的方法，用于当先进先出缓存器处于满状态时，可继续往里面写入新的数据，从而提高CPU的效率。为达到上述目的，所述的先进先出缓存器读写数据的方法，如图2所示，包括以下步骤：
[0054]当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据，所述新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据被后一次写入的所述新的数据覆盖的同时写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，以此类推，最先写入的数据则会被后一次写入的数据覆盖掉。
[0055]具体的，例如数据I写入之前存储数据O的寄存器，数据O被数据I覆盖掉，数据2写入之前存储数据I的寄存器，以此类推，数据N写入之前存储数据N-I的寄存器，而之前存储数据的N的寄存器可以继续存储新写入的数据N+1。[0056]具体的，由于上面的覆盖操作是同时完成的，所以先进先出缓存器里面的存储单元只能用寄存器堆实现，不能用SRAM (Static RAM，静态随机存储器)实现，因为SRAM同时只能对某一个存储空间进行写操作。
[0057]具体的，先进先出缓存器复位后，写操作地址和读操作地址都为0，所述先进先出缓存器复位后处于空状态，此时，只允许进行写操作，不允许进行读操作。
[0058]具体的，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，写操作地址自动加1，写入的所述数据将存储到由写操作地址选择的寄存器中。
[0059]具体的，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，读操作地址自动加1，读取的所述数据由读操作地址选择的寄存器输出。
[0060]具体的，当所述写操作地址和所述读操作地址相等时，如果是写操作引起的，则所述先进先出缓存器处于满状态，满标志信号由写操作控制模块实现，如果是读操作引起的，则所述先进先出缓存器处于空状态，空标志信号由读操作控制模块实现。
[0061]具体的，读写操作时钟可以为同步时钟也可以为异步时钟。
[0062]本发明实施例具有如下优点：当CPU对外设进行大量数据读操作时，在CPU发送读数据命令通知外设后，不需要将输入先进先出缓存器里面没有实际用途的数据读走；接下来读操作接收到的数据如果存满了输入先进先出缓存器，会自动依次覆盖掉之前在发送读数据命令时接收到的没有实际用途的数据，减少了 CPU操作先进先出缓存器的负担，提高了 CPU的效率。
[0063]通过以上实施例，本领域技术人员可以理解实施例中的系统中的模块可以按照实施例描述分布于实施例的系统中，也可以进行相应变化位于不同于本实施例的一个或多个系统中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
[0064]通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台终端设备(可以是手机，个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。
[0065]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。
【权利要求】
1.一种先进先出缓存器，其特征在于，包括以下部分： 寄存器堆，用于存储写入的数据，当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据，所述新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据自动被后一次写入的所述新的数据覆盖掉的同时写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，最先写入的数据则被后一次写入的数据覆盖掉； 写操作控制模块，用于控制写操作地址，以及，当所述先进先出缓存器处于满状态生成满标志信号； 读操作控制模块，用于控制读操作地址，以及，当所述先进先出缓存器处于空状态生成空标志信号。
2.如权利要求I所述的先进先出缓存器，其特征在于，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，所述写操作控制模块令写操作地址加1，写入的所述数据存储到由所述写操作地址选择的寄存器中。
3.如权利要求I所述的先进先出缓存器，其特征在于，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，所述读操作控制模块令读操作地址加1，读取的所述数据由所述读操作地址选择的寄存器输出。
4.一种先进先出缓存器读写数据的方法，其特征在于：当所述先进先出缓存器处于满状态时，继续向所述先进先出缓存器里写入新的数据，所述新的数据写入存储前一次写入的数据的寄存器，所述前一次写入的数据被后一次写入的所述新的数据覆盖的同时写入再前一次写入的数据的寄存器，所述存储所述前一次写入的数据的寄存器继续存储后一次写入的所述新的数据，最先写入的数据则被后一次写入的数据覆盖掉。
5.如权利要求4所述的先进先出缓存器读写数据的方法，其特征在于，当所述先进先出缓存器处于空状态时，只进行写操作，不进行读操作。
6.如权利要求4或5所述的先进先出缓存器读写数据的方法，其特征在于，当所述写操作地址和所述读操作地址相等时，如果是写操作引起的，则所述先进先出缓存器处于满状态，如果是读操作引起的，则所述先进先出缓存器处于空状态。
7.如权利要求4或5所述的先进先出缓存器读写数据的方法，其特征在于，当所述先进先出缓存器不处于满状态时，向所述先进先出缓存器里每写入一个数据，所述写操作地址加1，写入的所述数据存储到由所述写操作地址选择的寄存器中。
8.如权利要求4或5所述的先进先出缓存器读写数据的方法，其特征在于，当所述先进先出缓存器不处于空状态时，向所述先进先出缓存器里每读取一个数据，读操作地址加1，读取的所述数据由所述读操作地址选择的寄存器输出。
9.如权利要求4或5所述的先进先出缓存器读写数据的方法，其特征在于，所述先进先出缓存器复位后处于空状态。
10.如权利4所述的先进先出缓存器读写数据的方法，其特征在于，读写操作时钟为同步时钟或者异步时钟。
【文档编号】G06F13/38GK103488597SQ201310451428
【公开日】2014年1月1日 申请日期:2013年9月27日 优先权日:2013年9月27日
【发明者】段长江, 樊建平, 聂泽东 申请人:深圳先进技术研究院