一种基于相变存储单元的随机数字发生器的制造方法
【专利摘要】本发明公开了一种基于相变存储单元的随机数字发生器，包括：相变存储单元，其随输入的电流改变其电阻值；控制单元，与相变存储单元的两端连接，其控制相变存储单元两端的导通状态；充放电单元，其与相变存储单元的一端连接，充放电单元在控制单元的控制下实现充电或放电；充放电单元在充电或放电过程中与相变存储单元之间形成电流，相变存储单元因电流改变电阻值，电流根据相变材料的电阻值生成电平与延迟随机的随机数字。本发明根据相变材料的电阻值随机变化，从而生成真随机数字。
【专利说明】—种基于相变存储单元的随机数字发生器
【技术领域】
[0001]本发明属于片上系统【技术领域】，尤其涉及一种基于相变存储单元的随机数字发生器。
【背景技术】
[0002]在信息安全领域，加解密信息用到的密钥，以及信息填充时常常都需要用到随机数。一个不可预测的适用于集成的随机数字发生器对现在的多数应用于信息安全的片上系统(SoC)来说是必须的。
[0003]随机数字发生器通常有两种实现方式，伪随机数和真随机数字发生器。伪随机数是一般用同步的数字时序电路或者软件方法来产生，只要给定一个种子，其产生的随机数通常是长周期序列，理论上可以预测。伪随机数字发生器中最常用的是线性反馈移位寄存器(LFSR)，在电路上一般用寄存器和异或门实现。选择一定的寄存器组合抽头接到异或门，可以达到最长周期的序列，使得序列类似随机。不过，因为伪随机数基于固定的算法，只要给定了种子，其序列就是完全确定的。因此，理论上是可以预测的。
[0004]真随机数字发生器通常基于噪声、混沌等不可预测的机理，需要采用全定制的模拟电路来实现。真随机数字发生器与伪随机数相比，是不可预测的。不过，相比伪随机数字发生器，要设计一个稳定的、高速的真随机数字发生器较为困难。另外，在工艺、速率等要求重新调整时，就需要重新进行设计。
【发明内容】
[0005]本发明构造了一种随机变化电阻的机制，提出了一种基于相变存储单元的随机数字发生器。
[0006]本发明提出了一种基于相变存储单元的随机数字发生器，包括:
[0007]相变存储单元，其随输入的电流改变其电阻值；
[0008]控制单元，与所述相变存储单元的两端连接，其控制所述相变存储单元两端的导通状态；
[0009]充放电单元，其与所述相变存储单元的一端连接，所述充放电单元在所述控制单元的控制下实现充电或放电；所述充放电单元在充电或放电过程中与所述相变存储单元之间形成电流，所述相变存储单元因所述电流改变电阻值，所述电流根据所述相变材料的电阻值生成电平与延迟随机的随机数字。
[0010]其中，所述控制单元包括第一输入端、第二输入端、第一晶体管和第二晶体管；所述第一晶体管与所述第一输入端和所述相变存储单元的一端连接，所述第二晶体管与所述第二输入端和所述相变存储单元的另一端连接；所述第一输入端和第二输入端控制所述第一晶体管与所述第二晶体管的工作状态，实现控制所述相变存储单元两端的导通状态。
[0011]其中，所述第一晶体管的源极与电源连接，所述第一晶体管的栅极与所述第一输入端连接，所述第一晶体管的漏极与所述相变存储单元连接；所述第一输入端输入高电平信号或者低电平信号时，所述第一晶体管控制所述相变存储单元的一端与电源断开或导通。
[0012]其中，所述第二晶体管的漏极与所述相变存储单元的另一端连接，所述第二晶体管的栅极与所述第二输入端连接，所述第二晶体管的源极接地；所述第二输入端输入高电平信号或者低电平信号时，所述第二晶体管控制所述相变存储单元的另一端接地或悬空。
[0013]其中，所述充放电单元包括金属层之间的电容、多晶硅层之间的电容和栅电容。
[0014]本发明在充电或放电的过程中使相变材料的电阻值随机变化，从而生成随机数字并输出。本发明相变材料的电阻值随机变化越大，利用本发明的随机数字生成的信号随机性也就越大。本发明的电路的元器件少，面积小；本发明的电路不使用任何参考电压和电流，不存在直流通路，在静态时只有很小的漏电流。
【专利附图】
【附图说明】
[0015]图1表示相变存储单元的示意图。
[0016]图2表示一实施例中基于相变存储单元的随机数字发生器。
[0017]图3表示又一实施例中随机数字发生器的示意图。
[0018]图4表示应用随机数字发生器的一种随机数字发生装置的示意图。
[0019]图5表示应用随机数字发生器的又一种随机数字发生装置的示意图。
[0020]图6表示基于随机数字发生器的振荡器的结构示意图。
[0021]图7表示应用图6中的振荡器的系统的结构示意图。
【具体实施方式】
[0022]结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。
[0023]本发明基于相变存储单元的随机数字发生器主要包括相变存储单元1、控制单元和充放电单元2。相变存储单元I的两端与控制单元连接，由控制单元控制其两端的导通状态。充放电单元2与相变存储单元I的一端连接，该连接点即为随机数字的输出端7。充放电单元2在充电或者放电的过程中，其与相变存储单元I之间形成电流。相变存储单元I随该电流改变其电阻值，从而相变存储单元I与充放电单元2的连接点处的电压会随电阻的变化而改变，相变存储单元的电阻值随机变化越大，该连接点处的电压变化也越大，作为输出的随机数字的随机性也越大，并且本发明不使用任何参考电压和参考电流，生成的随机数字是理论上无法预测的真随机数字。
[0024]相变存储单元I由两个电极板中间沉淀了一层相变薄膜材料构成，相变存储单元可在非晶体态与晶态之间进行编程。在该结构中，相变存储单元的一端与位线BL连接，第二端通过一个晶体管连接地。相变存储单元I写入信号时，如图1所示，通过位线BL把信号“0”或“I”写入相变存储单元I中并保存。读出信号时，给位线BL加一个较小的电流或者电压，与晶体管连接的一端即为输出端，输出端输出的信号与一个参考电位进行比较，确定了相变存储单元I中存储的信号是“I”或“O”。
[0025]控制单元包括第一输入端3、第二输入端4、第一晶体管5和第二晶体管6。所述第一晶体管5与所述第一输入端3和所述相变存储单兀I的一端连接，第一输入端3向第一晶体管5输入高电平信号或者低电平信号改变第一晶体管5的工作状态使其控制相变存储单元I 一端的导通状态。例如，第一晶体管5的源极与电源连接，所述第一晶体管5的栅极与所述第一输入端3连接，所述第一晶体管5的漏极与所述相变存储单元I的一端连接，如图2所示。当所述第一输入端3向第一晶体管5输入高电平信号或者低电平信号时，所述第一晶体管5使相变存储单元I的一端与电源断开或导通。
[0026]类似地，第二晶体管6与第二输入端4和相变存储单元I连接，第二输入端输入高电平信号或者低电平信号改变第二晶体管6的工作状态使其控制相变存储单元I另一端的导通状态。例如，所述第二晶体管6的漏极与所述相变存储单元I的另一端连接，所述第二晶体管6的栅极与所述第二输入端4连接，所述第二晶体管6的源极接地，如图2所示。所述第二输入端4向第二晶体管6输入高电平信号或者低电平信号时，所述第二晶体管6控制所述相变存储单元I的另一端接地或悬空。
[0027]充放电单元2与相变存储单元I的一端或者另一端连接，充放电单元2在控制单元第一晶体管5和第二晶体管6的控制下与电源连接进行充电和与地连接进行放电。在充电和放电过程中，电流流经相变存储单元I中改变其电阻值，并且在充放电单元2与相变存储单元I的连接点即输出端7上生成不同电平和延迟的随机数字信号。充放电单元2为金属层之间的电容、多晶硅层之间的电容以及N型或P型晶体管的栅电容中的任意一种或多种的组合。
[0028]图2显示的是一实施例中基于相变存储单元的随机数字发生器。该随机数字发生器为放电型随机数字发生器，第一晶体管5由P型晶体管，第二晶体管6采用N型晶体管，充放电单元2采用栅电容。第一晶体管5的源极与电源连接，所述第一晶体管5的栅极与所述第一输入端3连接，所述第一晶体管5的漏极与所述相变存储单元I的一端连接。所述第二晶体管6的漏极与所述相变存储单元I的另一端连接，所述第二晶体管6的栅极与所述第二输入端4连接，所述第二晶体管6的源极接地。放电型随机数字发生器中，输出端7与相变存储单元I的上端连接。当第一输入端3与第二输入端4为低电平时，第一晶体管5处于导通状态使相变存储单元I的上端与电源连接，第二晶体管6处于断开状态时相变存储单元I的下端悬空。此时相变存储单元I处于断开的状态，电源流向充放电单元2使充放电单兀2被充电。然后，当第一输入端3与第二输入端4都为高电平时,第一晶体管5处于断开状态使相变存储单元I的上端与电源断开，第二晶体管6导通使相变存储单元I的下端接地。充放电单元2通过相变存储单元I进行放电。根据相变存储单元I的特性，在放电过程将改变相变存储单元I的电阻值。当相变存储单元I的当前电阻值较低，输出的随机数字的对应延迟较短，相变存储单元I的电阻值将趋向于变大；当相变存储单元I的电阻值较高时，输出的延迟较长，相变存储单元I的电阻值又将趋向于变小。放电型随机数字发生器中相变存储单元I的上端即为输出端7，按上述过程重复操作时，相变存储单元I的电阻值将随机变化，同时输出信号的电平也将随机变化。输出信号的电平与一个参考电平进行比较判断该信号为“I”或“0”，由于输出信号的电平随机变化，所以输出端7输出的信号为随机数字，且相对于第二输入端6的输出延迟也将随机变化。
[0029]图3显示的是又一实施例中随机数字发生器的示意图。该随机数字发生器为充电型随机数字发生器，第一晶体管5用P型晶体管，第二晶体管6采用N型晶体管，充放电单元2采用栅电容。第一晶体管5的源极与电源连接，所述第一晶体管5的栅极与所述第一输入端3连接，所述第一晶体管5的漏极与所述相变存储单元I的一端连接。所述第二晶体管6的漏极与所述相变存储单元I的另一端连接，所述第二晶体管6的栅极与所述第二输入端4连接，所述第二晶体管6的源极接地。充电型随机数字发生器中，充放电单元2与相变存储单元I的下端连接，该连接点为输出端7。当第一输入端3与第二输入端4都为高电平时，第一晶体管5处于断开状态使电源与相变存储单元I的上端断开，第二晶体管6导通使相变存储单元I的下端接地。充放电单元2通过相变存储单元I的下端进行放电，电流不流经相变存储器I中。然后，当第一输入端3与第二输入端4为低电平时，第一晶体管5处于导通状态使相变存储单元I的上端与电源连接，第二晶体管6处于断开状态时相变存储单元I的下端悬空。此时电源的电流依次通过相变存储单元I与充放电单元2,使充放电单元2被充电。根据相变存储单元I的特性，在充电过程将改变相变存储单元I的电阻值。当相变存储单元I的当前电阻值较低，输出的随机数字的对应延迟较短，相变存储单元I的电阻值将趋向于变大；当相变存储单元I的电阻值较高时，输出的延迟较长，相变存储单元I的电阻值又将趋向于变小。充电型随机数字发生器中相变存储单元I的下端即为输出端7，按上述过程重复操作时，相变存储单元I的电阻值将随机变化，同时输出信号的电平也将随机变化，输出端7输出的信号为随机数字,且相对于第二输入端6的输出延迟也将随机变化。
[0030]图4显示的是应用本发明随机数字发生器的一种随机数字发生装置的示意图。该随机数发生装置由随机数字发生器1、随机数字发生器11、两个反相器81，82和两个二输入与非门9，10组成。随机数字发生器I和随机数字发生器II的四个输入端都连接到一个输入端EN5，随机数字发生器I的输出端0UT3和随机数字发生器II的输出端0UT4分别接到两个反相器81，82的输入端，第一个反相器81的输出端与第一个二输入与非门9的一个输入端连接，该二输入与非门9的另一个输入端与另一个二输入与非门10的一个输出端连接；第二个反相器82的输出端与第二个二输入与非门10的一个输入端连接,第二个二输入与非门10的另一个输入端与第一个二输入与非门9的输出端连接，第二个二输入与非门10的输出端连接至输出端0UT5。该随机数发生装置通过比较随机数字发生器I与随机数字发生器II的输出0UT3和0UT4的延迟，输出随机的数字“0”或“I”。当输入端EN5没有启动时，输出端0UT3和0UT4都是高电平，则输出端0UT5的结果为高电平“I”。当输入端EN5从没有启动变为启动时，0UT3和0UT4的电平都开始降低，如果0UT3变低速度比0UT4快，0UT5将保持高电平状态，如果0UT3变低速度比0UT4慢，0UT5将变为低电平状态。每一次启动的过程都伴随着两个随机数字发生器内部相变电阻值的改变，0UT3和0UT4的延迟的相对大小将随机变化，输出结果0UT5因而是随机的。
[0031]图5显示的是另一种随机数字发生装置。该随机数字发生装置包括随机数字发生器1、随机数字发生器II和两个二输入或非门11，12组成。随机数字发生器I和随机数字发生器II的四个输入端都连接到输入端EN6，输出端0UT6和0UI7分别与两个二输入或非门11，12的一个输入端连接，第一个二输入或非门11的另一个输入端与第二个二输入或非门12的输出端连接，第二个二输入或非门12的另一个输入端与第一个二输入或非门11的输出端连接，第二个二输入或非门12的输出端与输出端0UT8连接。该随机数字发生装置的工作原理是比较两个随机数字发生器1、11的输出端0UI7和0UT8的延迟，输出随机的数字“0”或“I”。当输入端EN6没有启动时，OUT6和OUI7都输出高电平，输出OUT8为低电平；当输入端EN6从没有启动变为启动时，OUT6和OUI7的输出电平均降低，如果OUT6变低速度比OUI7快，OUT8将保持低电平状态，如果OUT6变低速度比OUI7慢，OUT8将变为高电平状态。每一次启动的过程都伴随着随机数字发生器I与随机数字发生器II内部相变电阻值的改变，OUT6和OUI7的延迟的相对大小将随机变化，输出结果OUT8因而是随机的。
[0032]图6显示的是基于随机数字发生器的振荡器的结构示意图。该振荡器由奇数个随机数字发生器组成。所有随机数字发生器的第一输入端ENl和第二输入端EN2相连，所有的随机数字发生器的输出和下一个随机数的输入相连，第奇数个随机数字发生器的输出端连接到第一个随机数字发生器的输入端，组成一个环形振荡器。该振荡器在振荡的每一个周期内，每个相变电阻都被改变一次，每个子随机数字发生器的延迟都在变化，因而下一个周期的长度是不可预知的，振荡器的抖动比通常基于固定延迟的振荡器大2到3个数量级。
[0033]图7显示为一个基于相变存储单元的振荡器的应用。其中的高速时钟驱动LFSR产生伪随机数序列，基于相变存储单元的慢速时钟采样伪随机数序列产生真随机数序列。基于相变存储单元的慢速时钟的抖动越大，它相对于高速时钟的随机性也就越大，所产生的随机数也就越真实。
[0034]本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。
【权利要求】
1.一种基于相变存储单元的随机数字发生器，其特征在于，包括: 相变存储单元，其随输入的电流改变其电阻值； 控制单元，与所述相变存储单元的两端连接，其控制所述相变存储单元两端的导通状态； 充放电单元，其与所述相变存储单元的一端连接，所述充放电单元在所述控制单元的控制下实现充电或放电；所述充放电单元在充电或放电过程中与所述相变存储单元之间形成电流，所述相变存储单元因所述电流改变电阻值，所述电流根据所述相变材料的电阻值生成电平与延迟随机的随机数字。
2.如权利要求1所述的基于相变存储单元的随机数字发生器，其特征在于，所述控制单元包括第一输入端、第二输入端、第一晶体管和第二晶体管；所述第一晶体管与所述第一输入端和所述相变存储单元的一端连接，所述第二晶体管与所述第二输入端和所述相变存储单元的另一端连接；所述第一输入端和第二输入端控制所述第一晶体管与所述第二晶体管的工作状态，实现控制所述相变存储单元两端的导通状态。
3.如权利要求2所述的基于相变存储单元的随机数字发生器，其特征在于，所述第一晶体管的源极与电源连接，所述第一晶体管的栅极与所述第一输入端连接，所述第一晶体管的漏极与所述相变存储单元连接；所述第一输入端输入高电平信号或者低电平信号时，所述第一晶体管控制所述相变存储单元的一端与电源断开或导通。
4.如权利要求2所述的基于相变存储单元的随机数字发生器，其特征在于，所述第二晶体管的漏极与所述相变存储单元的另一端连接，所述第二晶体管的栅极与所述第二输入端连接，所述第二晶体管的源极接地；所述第二输入端输入高电平信号或者低电平信号时，所述第二晶体管控制所述相变存储单元的另一端接地或悬空。
5.如权利要求1所述的基于相变存储单元的随机数字发生器，其特征在于，所述充放电单元包括金属层之间的电容、多晶硅层之间的电容和栅电容。
【文档编号】G06F7/58GK103593160SQ201310539653
【公开日】2014年2月19日 申请日期:2013年11月4日 优先权日:2013年11月4日
【发明者】易敬军, 陈邦明 申请人:上海新储集成电路有限公司