优化的链路训练及管理机制的制作方法

优化的链路训练及管理机制的制作方法
【专利摘要】在一个实施例中，聚合协议栈能够用于统一从第一通信协议至第二通信协议的通信，以提供跨物理互连的数据传送。能够将这个栈合并到如下装置中，该装置包括用于包括事务及链路层的第一通信协议的协议栈以及耦接到该协议栈以经由物理链路提供该装置与耦接到该装置的设备间的通信的物理(PHY)单元。这个PHY单元可以包括根据第二通信协议的物理单元电路。描述并要求保护其它实施例。
【专利说明】优化的链路训练及管理机制

【技术领域】
[0001] 实施例涉及互连技术。
[0002] 置量
[0003] 为了提供系统内不同设备之间的通信，使用某种类型的互连机制。取决于系统实 施方式，广泛的各种这样的互连是可能的。时常为了使两个设备能够互相通信，它们分享共 同的通信协议
[0004] 一种用于计算机系统内设备间通信的典型通信协议是根据基于PCIExpress?规 范基础规范版本3. 0 (2010年11月18日出版）（下文称为PCIe?规范）的链路的外围组件 快速互连（PCIEXpresSTM(PCIeTM))通信协议。这个通信协议是加载/存储输入/输出（IO) 互连系统的一个实例。通常根据这一协议以非常高的速度串行执行所述设备间的通信。当 在台式计算机的背景下开发PCIe?通信协议时，为了在不考虑功率效率的情况下实现最大 性能的目的，开发了关于这一协议的各种参数。结果，其许多特征无法缩减至能够被合并到 移动系统中的较低功率解决方案。
[0005] 除了这些关于常规加载/存储通信协议的功率问题外，现有的链路管理方案通常 非常复杂并涉及大量状态，导致执行状态间转换的冗长过程。这部分地归因于现有的链路 管理机制，其被开发以领会诸如连接器、不同系统合并等多种不同的形式因素要求。一个这 样的实例是根据PCIe?通信协议的链路管理。
[0006] 附图简沭
[0007] 图1为根据本发明实施例的用于通信协议的协议栈的高级别框图。
[0008] 图2为根据本发明实施例的片上系统（SoC)的框图。
[0009] 图3为根据本发明另一实施例的物理单元的框图。
[0010] 图4为示出根据本发明实施例的协议栈的进一步细节的框图。
[0011] 图5为用于链路训练状态机的状态图，其能够是根据本发明实施例的链路管理器 的部分。
[0012] 图6为根据本发明实施例的用于边带机制的各个状态的流程图。
[0013] 图7为根据本发明实施例的方法的流程图。
[0014] 图8为根据本发明实施例的计算机系统中存在的组件的框图。
[0015] 图9为实施例能够与其一起使用的实例系统的框图。

【具体实施方式】
[0016] 实施例可以提供输入/输出（IO)互连技术，其具有低功率、加载/存储架构，且尤 其适用于在包括诸如智能电话的蜂窝电话、平板计算机、电子阅读器、超级本?等的移动设 备中使用。
[0017] 在各实施例中，用于给定通信协议的协议栈能够与不同的通信协议的物理单元 或与用于给定通信协议的物理单元不同的至少一个物理（PHY)单元一起使用。物理单元 包括逻辑层和物理或电气层两者，物理或电气层在互连（诸如链接两个独立半导体管芯的 链路）上提供信息信号的实际、物理的通信，两个独立半导体管芯可以是在单个集成电路 (IC)封装或例如经由电路板路由、迹线等耦接的分离封装内的两个半导体管芯。此外，所述 物理单元能够执行数据包的成巾贞（framing)/解巾贞（deframing)，执行链路训练及初始化， 并处理用于从物理互连接收或递送至物理互连上的数据包。
[0018] 虽然可能有不同的实施方式，但在一个实施例中，所述协议栈可能具有常规的基 于个人计算机（PC)的通信协议（诸如根据PCIExpress?规范基础规范版本3. 0 (2010年 11月18日出版）（下文称为PCIe?规范）的外围组件快速互连（PCI)ExpresSTM(PCIeTM)) 通信协议）、应用协议扩展的进一步版本，或另一此类协议，同时所述物理单元不依据所述 PCIe?通信协议。出于实现低功率操作的目的，这一物理单元能够被特别设计为允许基本 不改变的PCIe?上协议栈与这一低功率物理电路合并。这样，为了易于合并到以低功率操 作的便携并且其它不基于PC的形式因素中，能够利用PCIe?通信协议的广泛的传统基础。 但是本发明的范围不限于此，在一个实施例中，这一物理单元可以是由移动平台（诸如根 据移动工业处理器接口（MIPI)联盟（其是针对移动计算设备设定标准的小组）的M-PHY 规范版本1.00. 00--2011年2月8日（2011年4月28日批准的MIPIBoard)(下文为 MIPI规范）的所谓的Μ-PHY)适配的物理单元。然而，能够使用其它低功率物理单元（诸如 根据诸如用于把多芯片封装内的个体管芯耦接在一起的其它低功率规范），或定制的低功 率解决方案。如本文所用的，术语"低功率"意指处于低于常规PC系统的功耗水平，并且其 可以应用于广泛的各种移动及便携设备。作为实例，"低功率"可以是消耗的功率少于常规 PCIe?物理单元的物理单元。
[0019] 这样，通过将传统的PCIe?协议栈与不同类型的物理单元聚合，大量再使用的针 对PCIe?开发的传统组件能够被用来合并到移动或其它便携或低功率平台中。
[0020] 实施例还可以利用如下认识：即现有加载/存储IO技术，尤其是PCIe?以如下目 的被设计：在功率效率不是主要问题的情况下实现最大性能，并且因此不会缩减至低功率 应用。通过将常规加载/存储协议栈的部分与低功率设计的物理单元组合，实施例可以保 留PCIe?的性能优势，同时在设备及平台级别在功率方面达到最佳。
[0021] 照此，实施例可以是与具有大的传统基础的普遍存在的PCIe?架构兼容的软件。 此外，实施例还可以实现直接PHY再使用移动设计PHY，例如Μ-PHY。这样，能够利用传送的 高效功率/比特以及友好地成为电磁接口 /射频接口（EMI/RFI)的方法实现低活跃和空闲 功率，因为PHY可以以不干扰相关联无线电（因为用于PHY的时钟速率的谐波不干涉典型 的无线电解决方案以其操作的常规射频（例如，1.8、1.9、2. 4千兆赫（GHz))或其他这样的 射频）的时钟速率操作。
[0022] 实施例可以进一步提供实现优化的链路训练和管理机制（LTSSM)的架构改进；优 化的流控制和重试缓冲和管理机制；用于改变链路操作模式的架构协议；快速硬件支持设 备状态保存及恢复；以及用于具有可选的带内支持的链路管理的统一边带机制。
[0023] 在各实施例中，PCIe?事务及数据链路层能够被实施为具有有限修改的协议栈的 部分以计及不同的链路速度和非对称链路。此外，可以提供修正的链路训练及管理，以包括 对多通道通信、非对称链路配置、边带统一及动态带宽缩放性的支持。实施例可以进一步提 供对现有的基于PCIe?及基于非PCIe?的逻辑和诸如M-PHY逻辑和电路之类的电路间的桥 接的支持。
[0024] 这种分层方法使得现有的软件栈（例如，操作系统（OS)、虚拟机管理器及驱动器） 能眵在不同的物理层上无缝运行。对所述数据链路及事务层的影响被最小化并且可以包括 更新相关的定时器以更新应答频率、重放定时器等。
[0025] 因此，各实施例能够限制PCIe?系统中提供的一些灵活性，因为这种灵活性某些 情况下在PCIe?系统及其它系统两者内能够创建某些复杂性。确实如此，因为这两种协 议都提供了实现即插即播能力的极大灵活性。相反，各实施例能够定制最小化设计灵活性 的量的解决方案，因为当被合并到给定系统（例如与另一集成电路（IC)互连的片上系统 (SoC))中时，出现已知和固定的配置。因为在实现存在的精确配置方面是已知的，当SoC及 连接的设备两者均附贴在平台内时，例如焊接到该系统的电路板，这些设备无需即插即播 能力，并且因此可能不需要PCIe?或其它基于PC的通信协议固有的、使得不同设备能够无 缝地合并到具有即插即播能力的系统中的较大灵活性。
[0026] 作为一个实例，所述SoC能够充当第一IC中实施的根联合体（rootcomplex)，并 耦接到可以为无线电解决方案的第二1C，其能够包括多个无线通信设备中的一个或多个设 备。这样的设备的范围能够从诸如根据蓝牙?规范的低功率短程通信系统、诸如根据给定 的电气及电子工程协会（IEEE)802. 11标准的所谓的WiFi?系统的局域无线通信，到诸如给 定的蜂窝通信协议（诸如3G或4G通信协议）的高功率无线系统。
[0027] 现在参考图1，示出了根据本发明实施例的用于通信协议的协议栈的高级别框图。 如图1中所示，栈100可以是半导体组件（诸如IC)内软件、固件及硬件的组合，用于提供对 所述半导体设备和与其耦接的另一设备间数据通信的处理。在图1的实施例中，示出了开 始于高级别软件110的高级别视图，高级别软件110可以是在给定平台上执行的各种类型 的软件。这种高级别软件可以包括操作系统（OS)软件、固件、应用软件等。要经由互连140 传送的数据能够通过协议栈的各层传递，通常在图1内示出，互连140可以是将所述半导体 设备与另一组件耦接的给定物理互连。如所见的，这一协议栈各部分可以是常规PCIe?栈 120的部分，并可以包括事务层125和数据链路层128。通常，事务层125用于生成能够是 请求或由时间分离的基于响应的数据包的事务层数据包（TLP)，从而允许该链路携带其它 业务，同时目标设备收集用于所述响应的数据。所述事务层进一步处理基于信用的流控制。 因此，事务层125提供设备的处理电路与互连架构间的接口，诸如数据链路层和物理层。在 这方面，所述事务层的主要职责是数据包（即，事务层数据包（TLP))的组装和分解以及处 理基于信用的流控制。
[0028] 继而，数据链路层128可以排序事务层生成的TLP，并确保两个端点间TLP的可靠 递送（包括处理错误检查）和应答处理。因此，链路层128充当事务层与物理层之间的中间 阶段，并提供用于通过链路在两个组件间交换TLP的可靠机制。所述链路层的一侧接收由 所述事务层组装的TLP，应用标识符，计算并应用错误检测代码（例如循环恢复码（CRC))， 并将修改的TLP提交给物理层以用于跨物理链路传输至外部设备。
[0029] 在数据链路层128中处理后，能眵将数据包传送给PHY单元130。通常，PHY单元 130可以包括低功率PHY134,其可以包括逻辑层和物理（包括电气）子层两者。在一个实 施例中，由PHY单元130表示的物理层以物理方式将数据包传输到外部设备。所述物理层 包括为传输准备外出信息的传输区段和在将接收的信息传递到链路层之前标识并准备它 的接收器区段。将被串行化并传输到外部设备的符号供应给所述传输器。将来自外部设备 的串行化符号供应给所述接收器，并且接收器将所接收的信号变换为比特流。将所述比特 流解串行并供应给逻辑子块。
[0030] 在一个实施例中，低功率PHY134(其能眵是特别开发或由诸如M-PHY之类的另一 PHY适配的给定低功率PHY)可以提供对打包数据的处理以用于沿互连140传送。如图1中 进一步所见的的，链路训练及管理层132(本文也称作链路管理器）也可以存在于PHY单元 130内。在各实施例中，链路管理器132可以包括可以根据诸如PCIe?协议的另一通信协 议实施的特定逻辑和处理例如上述PCIe?协议栈的常规和具有不同协议的物理PHY134间 接口的专有逻辑。
[0031] 在图1的实施例中，互连140能够实施为差分线对，差分线对可以是两对单向线。 在某些实施方式中，多组差分对可以用来增加带宽。要注意，根据PCIe?通信协议，要求每 个方向上差分对的数目相同。然而，根据各实施例，能够在每个方向上提供不同数目的对， 这允许操作更高效、功率更低。该整个聚合的栈及链路140可以称作移动快速PCIe?互连 或链路。虽然在图1的实施例中以这一高级别示出，但要理解本发明的范围不限于此。也 就是说，要理解，图1中所示的视图只是关于通过物理层的来自事务层的协议栈以及高级 别软件，并且未示出SoC的各种其它电路或包括这个栈的其它半导体设备。
[0032] 现在参考图2,示出根据本发明实施例的SoC的框图。如图2所示，S〇C200能够 是用于实施在各种类型的SoC中的任何类型的平台，范围从诸如智能电话、个人数字助手 (PDA)、平板计算机、笔记本、超级本?等之类的相对较小的低功率便携设备到能够在高级 别系统中实施的更高级的SoC。
[0033] 如图2中所见的，S〇C200可以包括一个或多个内核21(^-2%。因此在各实施例 中，可能有多核SoC，所述内核全都可以是具有给定架构的同质内核，例如有序或无序处理 器。或者能够存在异质内核，例如某些相对较小的低功率内核，例如具有有序架构的内核； 具有存在的附加内核，该附加内核可以具有更大和更复杂的架构，例如无序架构。协议栈实 现这些内核中的一个或多个与系统的其它组件之间数据通信。如看见的，这个栈能够包括 软件215,其可以是较高级别软件（诸如0S、固件）和在一个或多个内核上执行的应用级软 件。另外，所述协议栈包括事务层220和数据链路层230。在各实施例中，这些事务及数据 链路层可以具有诸如PCIe?协议的给定通信协议。当然，其它实施例中可以存在诸如根据 通用串行总线（USB)协议栈的不同协议栈的层。而且，在一些实施方式中，能够用现有的替 换协议栈多路复用本文所述的低功率PHY电路。
[0034] 仍然参考图2,继而这一协议栈能够耦接到物理单元240,物理单元240可以包括 能够经由多条互连提供通信的多个物理单元。在一个实施例中，第一物理单元250可以是 低功率PHY单元，其在一个实施例中可以对应于根据MIPI规范的M-PHY，用于经由主互连 280提供通信。另外，可以存在边带（SB)PHY单元244。在所示的实施例中，这个边带PHY 单元可以经由边带互连270提供通信，边带互连270可以是用于例如以慢于耦接到第一 PHY250的主互连280的数据速率提供某些边带信息的统一边带。在某些实施例中，所述协 议栈的各层能够具有耦接到这个SBPHY244以实现沿这一边带互连的通信的分离边带。
[0035] 此外，PHY单元240可以进一步包括能够用于控制SBPHY244的SB链路管理器 242。另外，可以存在链路训练及状态管理器245,并且其能够用于将具有第一通信协议的协 议栈适配到具有第二通信协议的第一PHY250,以及提供对于第一PHY250和互连280的整体 控制。
[0036] 如进一步所见的，第一PHY250中可以存在各种组件。更具体地，可以存在传输器 及接收器电路（即TX253和RX254)。通常，这种电路可以用来执行串行化操作、解串行操 作以及经由主互连280传输及接收数据。可以存在保存状态管理器251，并且当其处于低 功率状态时可以用于保存关于第一PHY250的配置及其它状态信息。而且，能够存在编码器 252,用于例如根据8b/10b协议执行线编码。
[0037] 如图2进一步所见的，可以存在机械接口 258。这个机械接口 258可以是给定互连， 用于提供来自根联合体200的通信，并且更具体地经由主互连280到达/来自第一PHY250 的通信。在各实施例中，这种机械连接能够利用诸如球栅阵列（BGA)或其它表面贴装之类 的半导体设备的引脚，或通过孔连接电镀。
[0038] 除了这些主要通信机制外，附加的通信接口可以利用低功率串行（LPS)PHY单元 255,低功率串行（LPS)PHY单元255经由包括软件层216、事务层221、以及链路层231的分 离栈在内核210与一个或多个片外设备260a-c间耦接，所述片外设备能眵是诸如传感器、 加速计、温度传感器、全球定位系统（GPS)电路、罗盘电路、触摸屏电路、键盘电路、鼠标电 路等之类的各种低数据速率外围设备。
[0039] 要注意，在各实施例中，边带互连270或主互连280两者都能眵在S〇C200和另一 半导体组件（例如诸如多带无线电解决方案之类的另一IC)间耦接。
[0040] 再次，虽然图2的图示是相对较高级别，但可以有变化。例如，可以提供多个低功 率PHY以例如经由多条信道实现更高速率的数据通信，其中各信道与独立的PHY相关联。现 在参考图3,示出根据本发明另一实施例的物理单元的框图。如图3中所示，物理单元300 包括链路训练及状态管理器310。这个状态管理器可以如上所述，并能够是逻辑集合，用于 使具有第一通信协议的协议栈能够与具有第二（例如不同）通信协议的物理单元接口。
[0041] 如图3中进一步所见的，链路训练及状态管理器310可以与多个M-PHY320Q-320n 通信。通过提供多于一个的此类PHY，能够进行更高速率的数据通信。要注意，虽然图3所 示的每个M-PHY可以包括一些数目的逻辑以用于使其个体独立通信能够发生，但对这些不 同M-PHY的通信的整体控制可以经由链路训练及状态管理器310。而且，要理解，虽然图3 中示出多个M-PHY，但在其它实施例中，能够存在另一类型的多个PHY单元，并能够提供另 外的多个异质PHY单元。要注意，每个M-PHY单元能够被用作唯一逻辑链路的部分，或用在 组中，其中组与单个逻辑链路相关联。每个设备通常可以消耗单个逻辑链路，但是在一些实 施例中单个物理设备可以消耗多个逻辑链路，例如用于为多功能组件的不同功能提供专有 链路资源。
[0042] 现在参考图4,示出的是示出根据本发明实施例的协议栈的进一步细节的框图。如 图4中所示，栈400包括各种层，包括：事务层410、数据链路层420及物理层430。如上所 述，能够使用PCIe?协议栈的常规事务及数据链路部分或此类栈的修改版本配置这些不同 的层，以容纳具有该第一通信协议的这些层与具有另一通信协议的物理层之间的交互，物 理层在图4的实施例中可以是根据MIPI规范的M-PHY。
[0043] 如图4中所见的，关于从协议栈400传输信息的传输方向，在事务层的通常组合控 制及数据路径以形成TLP的传输数据包组装器412中接收例如从SoC的其它电路（诸如内 核或其它处理逻辑）到协议栈的到来信息。在被组装到传输数据包之后（传输数据包在各 实施例中能够是具有例如1至4096字节（或具有较小的最大允许大小，例如，128或256) 的数据包），把组装的数据包提供给流控制器414,流控制器414基于排队传输的接下来的 (一个或多个）TLP所要求的数目确定是否有足够的流控制信用可用，并且控制将数据包注 入到数据链路层420中。更具体所见的，给错误检测器和序列器422提供这些注入的数据 包，在一个实施例中错误检测器和序列器422可以生成TLP序列号和LCRC。进一步所见的， 数据链路层420进一步包括传输消息机构426,传输消息机构426继而生成用于链路管理 功能的DLLP，并耦接到数据链路传输控制器425,其是用于流控制及数据链路完整性（ACK/ NAK)机制的控制器功能；要注意，这可以被细分，以使得使用不同的逻辑块实施这些功能。
[0044] 如进一步所见的，将处理过的数据包提供给重试缓冲424,重试缓冲424保存有每 个TLP的拷贝直至被所述链路另一侧上组件应答，要注意，实践中这可以利用缓冲在栈的 更上部（在组装器412内或上方）来实施，并且它们能够被存储在对应的条目中，直至被选 择用于经由数据/消息选择器428传输到物理层430。通常，上述事务及数据链路层可以根 据常规的PCIe?协议栈电路操作，其中某些修改将在下面进一步描述。
[0045] 相反关于物理层430,对这层的某些逻辑组件的多得多的修改（例如根据PCIe? 协议栈修改的那样）可以发生以及用于提供对具有另一通信协议的物理单元的实际物理 部分的接口。如所见的，可以将到来的数据包应用于帧发生器432,其增加物理层帧符号并 为所述数据包生成帧，并且将它们提供给带宽/位置映射器434,其移位数据路径中的字节 以生成用于外部传输的要求的校准从而必要时调整数据路径宽度，并且继而耦接到可以用 于执行链路训练及跳跃排序的训练器及跳跃序列器436。如所见的，帧发生器432、训练器 /序列器436和数据/序列选择器438全都可以耦接到物理层传输控制器435,物理层传输 控制器435为LTSSM和相关逻辑的收发器部分。框436是用于生成物理层传输（诸如训练 集（TS)和跳跃排序集）的逻辑。这样，成帧的数据包可以被选择并提供给物理电路，以执 行编码、串行化和把对应于处理的数据包的串行化信号驱动至物理互连上。在一个实施例 中，可以在帧发生器432中执行不同通信协议间符号差的映射。
[0046] 如所见的，能够给这一物理互连提供多条个体信道或通道。在所示的实施例中，每 个物理信道或通道能够包括其自身的独立PHY单元传输电路445^445」，在一个实施例中其 每一个可以是根据MIPI规范的M-PHY单元的部分。如本文所述，不同于传输器与接收器 的数目匹配的PCIe?，可以存在不同数目的传输器和接收器。因此如所见的，每个传输电路 445能够包括用于根据8b/10b编码对符号进行编码的编码器、把已编码的符号串行化的串 行器和将信号驱动到物理互连上的驱动器。如进一步所见的，每个通道或信道可以与逻辑 单元440。-44(^相关联，其可以是根据用于M-PHY的MIPI规范的逻辑电路，用于因此经由对 应的通道管理物理通信。
[0047] 要注意，这些多个通道能够被配置为以不同的速率操作，且实施例可以包括不同 数目的此类通道。另外，可以在传输及接收方向上具有不同数目的通道及通道速度。因此， 尽管给定的逻辑单元440控制PHY445的对应通道的操作，但要理解，物理层传输控制器435 可以用于控制经由物理互连的整体信息传输。要注意，在某些情况下，一些非常基础的功能 由与每个通道相关联的不同逻辑执行；对于能够将通道分配给多于单个链路的情形，可以 提供多个LTSSM实例；对于训练的链路，在控制收发器和接收器侧两者的每个组件中存在 单个LTSSM。这种整体控制能够包括功率控制、链路速度控制、链路宽度控制、初始化等。
[0048] 仍然参考图4,经由物理互连接收的到来信息可以类似地通过物理层430、数据 链路层420和事务层410经由这些层的接收机制传递。在图4中所示的实施例中，每个 PHY单元可以进一步包括接收电路，即接收电路455^455,，其在所示的实施例中接收电路 455Q-455k能够针对物理链路的每个通道存在。要注意，在这个实施例中，接收器电路455 和传输器电路445的数目不同。如所见的，这一物理电路能够包括用于接收到来信息的输 入缓冲、对该信息进行解串行的解串行器以及可以用于解码以8b/10b编码传送的符号的 解码器。如进一步所见的，每个通道或信道可以与逻辑单元45(^-45(^相关联，逻辑单元 45(^-45(^可以是根据给定规范（例如用于M-PHY的MIPI规范）的逻辑电路，用于因此管 理经由对应通道的物理通信。
[0049] 可以继而将所解码的符号提供给物理层430的逻辑部分，其如所见可以包括弹性 缓冲460,其中所述弹性缓冲容纳所述链路上这个组件与另一组件之间的时钟差；要注意， 在各个实施方式中它的位置可以移位成例如在8b/10b解码器之下，或与通道抗扭斜缓冲 组合，并存储到来的已解码符号。继而，该信息可以被提供给宽度/位置映射器462,由那里 提供给跨多条通道执行抗扭斜的通道抗扭斜缓冲464,并且对于多通道情形，缓冲464能够 处理通道间信号扭斜的差异以重新对准字节。继而，经由抗扭斜的信息可以被提供给帧处 理器466,其可以消除到来信息中存在的帧。如所见的，物理层接收控制器465可以耦接到 并控制弹性缓冲460、映射器462、抗扭斜缓冲464和帧处理器466。
[0050] 仍然参考图4,可以将恢复的数据包提供给接收消息机构478及错误检测器、序列 检查器和链路级重试（LLR)请求器475。这一电路可以对到来的数据包执行错误校正检 查，例如通过执行CRC校验和操作、执行排序检查并请求对错误接收的数据包进行链路级 重试。接收消息机构478和错误检测器/请求器475两者都可以处于数据链路接收控制器 480的控制下。
[0051] 仍然参考图4,因此在单元475中处理的数据包可以提供给事务层410,并且更具 体地提供给流控制器485,其对这些数据包执行流控制以将它们提供给数据包解释器495。 数据包解释器495执行对所述数据包的解释，并将它们转发给选定的目的地，例如给定的 内核或该接收器的其它逻辑电路。虽然图4的实施例中以这一高级别示出，但要理解，本发 明的范围不限于此。
[0052] 要注意，PHY440可以使用与由用于传输的PCIe?所支持的相同的8b/10b编码。所 述8b/10b编码方案提供不同于用来表示字符的数据符号的特殊符号。这些特殊符号可以 用于PCIe?规范的物理层章节中所描述的各种链路管理机制。在MIPIM-PHY规范中描述 了M-PHY对附加特殊符号的使用。实施例可以提供PCIe?与MIPIM-PHY符号之间的映射。
[0053] 现在参考表1，示出了根据本发明一个实施例的PCIe?符号至M-PHY符号的实例 性映射。因此，这个表示出根据本发明一个实施例的用于聚合的协议栈的特殊符号的映射。
[0054]表 1
[0055]

【权利要求】
1. 一种装置，包括： 用于外围组件快速互连?(PCIeTM)通信协议的协议栈，所述协议栈包括事务层和链路 层；以及 物理（PHY)单元，耦接到所述协议栈以经由物理链路提供所述装置与耦接到所述装置 的设备间的通信，所述PHY单元具有低功率通信协议，并包括根据所述低功率通信协议的 物理单元电路和将所述协议栈与所述物理单元电路接口的逻辑层，所述逻辑层包括执行所 述物理链路的链路训练的链路训练状态机，并包括将具有所述PCIe?通信协议的第一特殊 符号映射到具有所述低功率通信协议的第二特殊符号的映射逻辑。
2. 如权利要求1所述的装置，其中，所述物理链路从所述装置至所述设备具有与从所 述设备至所述装置不对称的宽度，且所述物理链路可配置为从所述装置至所述设备以与从 所述设备至所述装置不对称的频率操作。
3. 如权利要求1所述的装置，其中所述链路训练状态机在不与所述设备协商的情况下 提前将物理链路从所述装置的复位初始化到初始链路宽度及频率。
4. 如权利要求3所述的装置，其中所述链路训练状态机在不与所述设备协商的情况下 在所述物理链路的链路宽度中引起改变。
5. 如权利要求1所述的装置，进一步包括所述装置与所述设备间耦接的、与所述物理 链路分离的边带信道，所述边带信道包括具有与所述PHY单元分离的第二PHY单元的串行 链路，并且其中所述第二PHY单元把第一存在信号传输给所述设备，并从所述设备接收第 二存在信号，所述链路训练状态机响应于在第二PHY单元中接收到第二存在信号而配置所 述物理链路。
6. -种方法，包括： 在经由物理链路耦接到第二集成电路的第一集成电路中，响应于所述第一集成电路 的上电，执行具有低功率通信协议的、包含物理单元电路的物理（PHY)单元的链路训练 状态机的检测状态，所述PHY单元耦接到针对包括事务层和链路层的外围组件快速互连 ?(PCIe?)通信协议的协议栈； 在执行所述检测状态后，在所述第一集成电路中，执行所述链路训练状态机的配置状 态，包括经由在所述第一及第二集成电路间耦接的边带链路把配置准备信号发送给所述第 二集成电路；以及 在所述第一集成电路中，响应于经由所述边带链路从所述第二集成电路接收到第二配 置准备信号，执行链路训练状态机的停机状态，其中在所述停机状态期间，所述PHY单元在 所述物理链路上驱动差分N信号。
7. 如权利要求6所述的方法，进一步包括：在所述停机状态中启动突发序列，以转换到 所述链路训练状态机的活跃状态中。
8. 如权利要求7所述的方法，进一步包括：在所述活跃状态中，将有效负载从所述第 一集成电路传送到所述第二集成电路，并且之后传送突发信号的尾部以转换到所述停机状 态。
9. 如权利要求6所述的方法，进一步包括：从所述停机状态转换到第一低功率状态中， 并在所述第一低功率状态中在所述物理链路上驱动所述差分N信号。
10. 如权利要求9所述的方法，进一步包括：响应于经由所述边带链路从所述第二集成 电路接收到存在信号，从所述第一低功率状态转换到所述停机状态。
11. 如权利要求9所述的方法，进一步包括：当满足一组预定条件时，从所述停机状态 转换到第二低功率状态，所述第二低功率状态低于所述第一低功率状态，并且在所述第二 低功率状态中在所述物理链路上驱动差分高阻抗信号。
12. 如权利要求7所述的方法，进一步包括：响应于接收器错误，从所述活跃状态转换 到恢复状态。
13. 如权利要求6所述的方法，进一步包括： 经由所述边带信道将停机启动信号发送到所述第二集成电路；以及 响应于经由所述边带链路从所述第二集成电路接收到停机指示信号而转换到所述停 机状态。
14. 如权利要求7所述的方法，进一步包括：响应于在PHY单元中从所述协议栈接收的 通信而从所述活跃状态转换到断电状态。
15. -种系统，包括： 多核处理器，包括多个内核和实现所述多核处理器与外围设备间经由物理链路的通信 的协议栈，所述协议栈包括： 根据外围组件快速互通信协议的事务层； 根据所述PCIe?通信协议的数据链路层；以及 根据低功率通信协议的、包括物理层传输控制器和物理（PHY)单元传输电路的物理 层，其中所述物理层传输控制器把所述PHY单元传输电路适配到具有PCIe?通信协议的事 务层和数据链路层，所述物理层进一步包括执行所述物理链路的链路训练的链路训练状态 机，并包括将具有所述PCIe?通信协议的第一特殊符号映射到具有所述低功率通信协议的 第二特殊符号的映射逻辑；以及 耦接到所述多核处理器的外围设备。
16. 如权利要求15所述的系统，其中所述链路训练状态机：响应于所述多核处理器的 上电，在执行检测状态后执行所述链路训练状态机的配置状态，包括经由在所述多核处理 器与所述外围设备间耦接的边带链路发送配置准备信号给所述外围设备；以及响应于经由 所述边带链路从所述外围设备接收到第二配置准备信号而执行所述链路训练状态机的停 机状态，其中在所述停机状态期间，所述PHY单元传输电路在所述物理链路上驱动差分N信 号。
17. 如权利要求16所述的系统，其中所述链路训练状态机在所述停机状态中启动突发 序列以转换到所述链路训练状态机的活跃状态中，并在所述活跃状态中将有效负载从所述 多核处理器传送到所述外围设备，并且之后传送突发信号的尾部以转换至所述停机状态。
18. 如权利要求17所述的系统，其中所述链路训练状态机经由所述边带链路将停机启 动信号信号发送给所述外围设备，并响应于经由所述边带链路从所述外围设备接收到停机 指示信号而转换至所述停机状态。
19. 如权利要求15所述的系统，其中所述外围设备包括多无线电集成电路。
【文档编号】G06F13/42GK104380274SQ201380021347
【公开日】2015年2月25日 申请日期:2013年7月16日 优先权日:2013年5月16日
【发明者】M·瓦格, D·J·哈里曼 申请人:英特尔公司