对输出数据路径进行特征化的内存架构及方法
【专利摘要】一种可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构及方法，该内存结构包含复数条输出数据路径及复数个缓存器。该些缓存器是耦接于该些输出数据路径，该些缓存器包含至少一第一数据型样缓存器与一第二数据型样缓存器，以及至少一第一映像缓存器。该第一数据型样缓存器及该第二数据型样缓存器是分别用以储存一第一数据型样及一第二资料型样。该第一映像缓存器是用以储存复数个二进制值，且每一二进制值指示是否将该第一资料型样或该第二数据型样映像至该些输出数据路径中一相对应输出数据路径。通过本发明进行读取信号完整性的特征化，使信号不会受到噪声干扰以及信号时序限制，故可得到正确的信号读取结果。
【专利说明】对输出数据路径进行特征化的内存架构及方法
【技术领域】
[0001]本发明是关于对动态随机存取内存(dynamic random access memory, DRAM)中数据输出路径的信号完整性(integrity)进行特征化(characterizat1n),尤指通过旁通(bypass)主数组以及自一缓存器序列读取数据，来对数据输出路径的信号完整性进行特征化。本发明可应用在芯片之间的接口(chip-to-chip interface)。
【背景技术】
[0002]对内存接口进行特征化是半导体生产过程中的关键部份，为了测量出内存数组完整的运作情形以及内存数组在不同状况下如何运作，往往需要对其一些参数作设定及测试。
[0003]此外，芯片的输入/输出(input/output, 1/0)信号在设计上面临一些考验，例如，在低速传输时，只有在传输线过长的时候信号才会发生问题；然而在高速时，即使是用最短的传输线来传输也可能发生问题，譬如因高频效应所造成的码间(inter-symbol)干扰及交互干扰(crosstalk)。
[0004]为了测试内存读取信号在多条输出路径上的完整性，数据型样(data pattern)会先被写入主要数组(main array)，并在之后被读出。在读取操作下，当数组需要被存取时，会有相当程度的噪声附加于其中，且数据路径的时序可能会被数组的时序限制，因而造成对1/0架构进行特征化的困难。
[0005]因此，如何在不存取内存数组的情况下对数据输出路径进行数据特征化，实为一个亟待研究的议题。
【发明内容】
[0006]本发明的目的在于公开一种在一读取操作中，以不通过存取内存数组的方式，对输出数据路径的信号完整性进行特征化的方法及装置。
[0007]本发明的一实施例公开一种可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构。所述内存结构包括多条输出数据路径及多个缓存器。所述缓存器是耦接于所述输出数据路径，所述缓存器包括至少一第一数据型样缓存器、一第二数据型样缓存器以及至少一第一映像缓存器。所述至少一第一数据型样缓存器及所述第二数据型样缓存器是分别用以储存一第一数据型样及一第二数据型样。所述至少一第一映像缓存器是用以储存多个二进制值，且每一二进制值指示是否将所述第一数据型样或所述第二数据型样映像至所述输出数据路径中一对应输出数据路径。
[0008]本发明的还一实施例公开一种用以在不存取一内存的一内存数组的情况下对多个输出数据路径进行特征化的方法。所述方法包括:将多个缓存器耦接于所述输出数据路径；将所述缓存器中的一缓存器指定为一第一数据型样缓存器，并将一第一数据型样储存于所述第一数据型样缓存器；将所述缓存器中的一缓存器指定为一第二数据型样缓存器，并将一第二数据型样储存于所述第二数据型样缓存器；将所述缓存器中的一缓存器指定为一第一映像缓存器，并将多个二进制值储存于所述第一映像缓存器，其中每一所述二进制值是对应于一输出数据路径；于所述第一映像缓存器中存取所述二进制值，以决定是否将所述第一数据型样或所述第二字数据型样映像至一对应的输出数据路径；及根据储存在所述第一映像缓存器中的所述二进制值，在一对应输出数据路径上输出所述第一数据型样或所述第二数据型样。
[0009]本发明介绍一种快速且有效率的方法，其对DRAM/DDR4内存进行读取信号完整性的特征化，由于旁通主要内存数组，故信号不会受到噪声干扰以及信号时序限制，故可得到更正确的信号读取结果。此外，数据型样缓存器及邻近于读取路径的映像缓存器的使用则表示两笔不同的数据型样可同时被输出，因而可进一步提高上述架构的效率。
[0010]
【发明内容】
[0011]本发明的目的在于公开一种在一读取操作中，以不通过存取内存数组的方式，对输出数据路径的信号完整性进行特征化的方法及装置。
[0012]本发明的一实施例公开一种可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构。所述内存结构包括多条输出数据路径及多个缓存器。所述缓存器是耦接于所述输出数据路径，所述缓存器包括至少一第一数据型样缓存器、一第二数据型样缓存器以及至少一第一映像缓存器。所述至少一第一数据型样缓存器及所述第二数据型样缓存器是分别用以储存一第一数据型样及一第二数据型样。所述至少一第一映像缓存器是用以储存多个二进制值，且每一二进制值指示是否将所述第一数据型样或所述第二数据型样映像至所述输出数据路径中一对应输出数据路径。
[0013]本发明的还一实施例公开一种用以在不存取一内存的一内存数组的情况下对多个输出数据路径进行特征化的方法。所述方法包括:将多个缓存器耦接于所述输出数据路径；将所述缓存器中的一缓存器指定为一第一数据型样缓存器，并将一第一数据型样储存于所述第一数据型样缓存器；将所述缓存器中的一缓存器指定为一第二数据型样缓存器，并将一第二数据型样储存于所述第二数据型样缓存器；将所述缓存器中的一缓存器指定为一第一映像缓存器，并将多个二进制值储存于所述第一映像缓存器，其中每一所述二进制值是对应于一输出数据路径；于所述第一映像缓存器中存取所述二进制值，以决定是否将所述第一数据型样或所述第二字数据型样映像至一对应的输出数据路径；及根据储存在所述第一映像缓存器中的所述二进制值，在一对应输出数据路径上输出所述第一数据型样或所述第二数据型样。
[0014]本发明介绍一种快速且有效率的方法，其对DRAM/DDR4内存进行读取信号完整性的特征化，由于旁通主要内存数组，故信号不会受到噪声干扰以及信号时序限制，故可得到更正确的信号读取结果。此外，数据型样缓存器及邻近于读取路径的映像缓存器的使用则表示两笔不同的数据型样可同时被输出，因而可进一步提高上述架构的效率。
【专利附图】
【附图说明】
[0015]图1是本发明第一实施例的动态随机存取内存的缓存器架构的示意图。
[0016]图2是本发明第二实施例的动态随机存取内存的缓存器架构的示意图。
[0017]图3是本发明第三实施例的动态随机存取内存的缓存器架构的示意图(其中所述的缓存器是线性回授移位寄存器)。
[0018]图4A是现有技术在串行模式下自多用途缓存器读取一数据型样的示意图。
[0019]图4B是现有技术在平行模式下自多用途缓存器读取一数据型样的示意图。
[0020]图4C是现有技术在交错模式下自多用途缓存器读取一数据型样的示意图。
[0021]其中，附图标记说明如下:
[0022]102,202,302 第一数据型样缓存器
[0023]104、204、304 第二数据型样缓存器
[0024]107映像缓存器
[0025]207第一映像缓存器
[0026]209第二映像缓存器
[0027]DQO?DQ15输出数据路径
[0028]U1 ?UI7位
[0029]MPRO?MPR3多用途缓存器模式
【具体实施方式】
[0030]在说明书及后续的权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的「包括」是一开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此是包括任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电气连接于所述第二装置，或通过其他装置或连接手段间接地电气连接至所述第二装置。
[0031]为了能在一信号输出路径读取数据时对内存数组进行旁通(bypass)，本发明公开了一种用于内存的缓存器架构，其包括串行的多个缓存器，设置在邻近于数据读取路径的位置且独立于主要数组。数据型样是储存在所述多个缓存器中，并被映像(map)至特定的输出数据路径。亦即，在进行读取操作时，数据可在不存取内存数组的情况下于输出数据路径上被读出。所述的映射操作也可致能(enable) —个以上的数据型样以被读取至输出数据路径。
[0032]请参考图1，图1是本发明第一实施例的动态随机存取内存(DRAM)的缓存器架构的示意图。图1公开了三个8位(8-bit)缓存器，由上而下依序是第一数据型样缓存器102$1?〈0>)、第二数据型样缓存器104(?1?〈1>)及一映像缓存器107(MR〈0>)。第一数据型样缓存器102及第二数据型样缓存器104是分别用以储存一 8位数据型样，而映像缓存器107是用以将数据型样映像至特定的数据输出路径。
[0033]如图所示，第一数据型样缓存器102储存了由八个“I”所组成的8位数据型样，第二数据型样缓存器104储存了由八个“O”所组成的数据型样。映像缓存器107中的位储存了多个连续的“ I”及多个连续的“0”，用以指示(indicate)数据要被哪个输出数据路径输出。在映像缓存器107中的每个位是分别对应至多个输出数据路径DQO?DQ7的其中一个输出数据路径，且储存于其中每一位的二进制(binary)值是对应第一数据型样缓存器102抑或第二数据型样缓存器104。亦即，映像缓存器107的左起第一至第四个位是分别对应输出资料路径DQO?DQ3，当映像缓存器107在前四个位储存四个“O”时，则输出资料路径DQO?DQ3会全部用来输出储存在第一数据型样缓存器102中的数据型样，即8个高准位的“I”;相似地，映像缓存器107左起第五至第八个位是分别对应输出数据路径DQ4?DQ7，当映像缓存器107在后四个位储存四个“I”时，输出数据路径DQO?DQ3会全部用来输出第二数据型样缓存器104中的数据型样，即8个低准位的“O”。如此一来，在进行读取操作时，可在不存取内存数组的情况下将两笔不同的数据型样于输出数据路径输出。
[0034]除了映像缓存器107之外，本发明也可额外设置更多的映像缓存器，请参考图2，图2是本发明第二实施例的动态随机存取内存的缓存器架构的示意图。图2公开了四个8位缓存器，由上而下依序是第一数据型样缓存器202(PR〈0>)、第二数据型样缓存器204 (PR〈1>)、第一映像缓存器207 (MR〈0>)及第二映像缓存器209 (MR〈1>)。同前所述，若第一映像缓存器207/第二映像缓存器209中的位储存“1”，其对应的输出数据路径将会输出第二数据型样缓存器204中的数据型样；若第一映像缓存器207/第二映像缓存器209中的位储存“0”，其对应的输出数据路径将会输出第一数据型样缓存器202中的数据型样。
[0035]此外，数据型样的位数可能多于数据型样缓存器的位数，并会于输出数据路径被输出，在此情形下，数据型样缓存器可被设置为一线性回授移位寄存器(linear feedbackshift register，LFSR)，如图3所示。图3是本发明第三实施例的动态随机存取内存的缓存器架构的示意图，其中第一数据型样缓存器302与第二数据型样缓存器304均为线性回授移位寄存器。第一数据型样缓存器302 (PR〈0>)是一 4位缓存器，包括一互斥或(XOR)门，其输出埠是耦接于第一数据型样缓存器302的第一位，且互斥或门的二输入埠是分别耦接于第一数据型样缓存器302的第三及第四位。第二数据型样缓存器304 (PR〈1>)是还一 4位缓存器，其互斥或门的输出埠是耦接于第二数据型样缓存器304的第一位，以及二输入端口是分别耦接于第二数据型样缓存器304的第三、第四位。在此设置下，第一数据型样缓存器302及第二数据型样缓存器304可分别储存两笔不同的数据型样，且所述两笔不同的数据型样每15个循环(cycle)会重复一次。
[0036]在要被读取的数据型样长度超过8位且不使用线性回授移位寄存器的情况下，可使用反向逻辑(inverting logic)或映像缓存器进行重写(rewrite),以顺利地输出所有数据。以下将以图1所示的缓存器作为范例说明。一个要被输出的数据型样具有15个位，并将被写入至第一数据型样缓存器102及第二数据型样缓存器104。首先，映像缓存器107是被设定以将第一数据型样缓存器102中的数据型样输出至全部的输出数据路径(例如所有位均储存“O”)。接着，映像缓存器107中的位会被反相(invert)，使得第二数据型样缓存器104中的数据型样会被输出至全部的输出数据路径(例如所有位均储存“I”)。可通过直接将位反相，或是进行一逻辑运算来将位反相。若数据型样的位数是多于15位，第一数据型样缓存器102及第二数据型样缓存器104中的数据可被重写以储存更多数据型样。于一设计变化中，若要输出一第二数据型样，则第一数据型样缓存器102及第二数据型样缓存器104可被重写以储存所述第二数据型样，且映像缓存器107会具有一相对应的二进制屏蔽(binary mask)写入其中，以使得正确的数据型样可被输出。
[0037]请注意，在以上例子中，虽然第一数据型样缓存器302及第二数据型样缓存器是304是均为4位线性回授移位寄存器，且其中的数据型样是15位数据型样，然而本发明并不限于此，例如可将第一数据型样缓存器302及第二数据型样缓存器是304设置为8位线性回授移位寄存器，且其中的数据型样是63位数据型样。
[0038]请注意，上述的数据型样缓存器及映像缓存器仅作为本发明的举例说明，并不用以限制本发明的范畴，本领域具有通常知识者在阅读本发明的内容后当可作等效的修改，例如在映像缓存器的映像位数量充足的情况下，设置两个以上的数据型样缓存器。此外，本发明也不局限于必须应用在内存装置。
[0039]本发明的数据型样缓存器可设置为可写入(write-able)以及可读取(read-able)，如此一来，新的数据型样将可被写入其中；或者是设置为只读(readableonly)，如此一来，数据型样缓存器会进行硬编码(hard-coded)来储存数据型样。
[0040]以上实施例适合应用在第四代双倍数据率(fourth generat1n doubledata rate, DDR4)数组，DDR4数组定义了四种可写入的多用途缓存器(mult1-purposeregister, MPR)。每一多用途缓存器是由四个逻辑页(logical page)组成,其中每一逻辑页具有四个8位缓存器，且只有第I个逻辑页(亦即pageO)是有可写入及可读取两种功能，因此只有此一逻辑页被应用至本发明。
[0041]DDR4的规格书允许数据在三种不同的模式下被映像至输出数据路径，并分别列举于以下图4A?4C。请参考图4A?4C，图4A是现有技术在串行(serial)模式下自多用途缓存器读取一数据型样的示意图，图4B是现有技术在平行(parallel)模式下自多用途缓存器读取一数据型样的示意图，以及图4C是现有技术在交错(staggered)模式下自多用途缓存器读取一数据型样的示意图。如图4A所示，串行模式将相同的串行数据型样映像至每一输出数据路径，例如第一数据输出路径DQO与其他的数据输出路径输出相同的数据型样。如图4B所示，平行模式下，每一输出数据路径输出数据型样不一定相同，但数据型样的每一位皆会重复,例如第一数据输出路径DQO输出的数据型样的每一位皆为O。如图4C所示，在交错模式下，数据会被交错分配，而不一定遵照原本的顺序，例如第一数据输出路径DQO?第四数据输出路径DQ3的第一位U1至第八位UI7各根据多用途缓存器模式MPRO?MPR3的一作排列。
[0042]虽然默认(default)值是被DDR4规格书所定义，但本发明不限于此，根据本发明的概念，可写入各种自定义值。此外，根据本发明的概念，无论是哪一种输出模式下，多用途缓存器皆可输出一个以上的数据型样。
[0043]此外，多用途缓存器可用与图2相似的方式来运作，例如，将一第一多用途缓存器及一第二多用途缓存器作为数据型样缓存器，以储存一第一数据型样A及一第二数据型样B，并使用一第三多用途缓存器及一第四多用途缓存器储存来指示要输出第一数据型样A或第二数据型样B的一二进制序列(binary sequence)。如前所述，在一多用途缓存器处于写入状态下，数据型样可被写入至多用途缓存器，或者，也可对多用途缓存器进行硬编码来储存数据型样，故不需要写入状态。
[0044]第三多用途缓存器及第四多用途缓存器会加载屏蔽，其中每一位对应于一特定的数据输出路径，譬如第三多用途缓存器的第八位(R2〈7>)会对应于第八数据输出路径DQ<7>,以此类推。以下是数据型样A及数据型样B的输出的例子，其中R〈0>?R〈3>分别对应图 2 中的 PR〈0>、PR〈1>、MR〈0> 及 MR〈1>。
[0045]R〈0>=00000000
[0046]R〈1>=11111111
[0047]R〈2>=00001111
[0048]R〈3>=01010000
[0049]数据型样A (00000000)是被载入至第一多用途缓存器(PR〈0>)，而数据型样B(11111111)则是被加载至第二用途缓存器(PR〈1)。第三多用途缓存器是针对较低(lower)数据输出路径(LDQ)而被加载一二进制屏蔽(00001111)，以及第四多用途缓存器(PR〈3>)是针对较高(upper)数据输出路径(UDQ)而被加载一二进制屏蔽(01011100)。
[0050]另外，第一数据输出路径DQO?第四数据输出路径DQ3将会输出R〈0>中的数据型样,第五数据输出路径DQ4?第八数据输出路径DQ7将会输出R〈l>中的数据，第九数据输出路径DQ8、第十一数据输出路径DQ10、第十五数据输出路径DQ14及第十六数据输出路径DQ15将会输出R〈0>中的数据，以及第十数据输出路径DQ9、第十二数据输出路径DQ11、第十三数据输出路径DQ12及第十四数据输出路径DQ13将会输出R〈l>中的数据。
[0051]本发明介绍一种快速且有效率的方法，其对DRAM/DDR4内存进行读取信号完整性的特征化，由于旁通主要内存数组，故信号不会受到噪声干扰以及信号时序限制，故可得到更正确的信号读取结果。此外，数据型样缓存器及邻近于读取路径的映像缓存器的使用则表示两笔不同的数据型样可同时被输出，因而可进一步提高上述架构的效率。
[0052]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，包括: 多条输出数据路径；以及 多个缓存器，耦接于所述输出数据路径，所述缓存器包括: 至少一第一数据型样缓存器及一第二数据型样缓存器，分别用以储存一第一数据型样及一第二数据型样；以及 至少一第一映像缓存器，用以储存多个二进制值，其中每一二进制值是指示是否将所述第一数据型样或是所述第二数据型样映像至所述输出数据路径中一相对应输出数据路径。
2.如权利要求1所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述第一映像缓存器是一 8位缓存器，以及所述8位缓存器中每一位是对应于所述输出数据路径的中不同的输出数据路径。
3.如权利要求1所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，还包括一第二映像缓存器，用以储存多个二进制值，其中每一二进制值是指示是否将所述第一数据型样或所述第二数据型样映像至所述输出数据路径中一相对应输出数据路径。
4.如权利要求3所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述内存是一第四代双倍数据率动态随机存取内存，所述第一数据型样缓存器、所述第二数据型样缓存器、所述第一映像缓存器及所述第二映像缓存器是所述第四代双倍数据率动态随机存取内存的多用途缓存器。
5.如权利要求1所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是8位缓存器，且所述第一数据型样及所述第二数据型样是8位数据型样。
6.如权利要求1所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是8位线性回授移位寄存器，且所述第一数据型样及所述第二数据型样是63位数据型样。
7.如权利要求1所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是8位缓存器；所述第一数据型样及所述第二数据型样是超过8位；所述第一数据型样是储存于第一数据型样缓存器及所述第二数据型样缓存器，并先通过将所述第一映像缓存器中所有的二进制值对应至所述第一数据型样缓存器以将所述第一数据型样读出至所述输出数据路径，再将所述第一映像缓存器中所有二进制值反相以对应至所述第二数据型样缓存器。
8.如权利要求7所述的可在不存取一内存数组的情况下对输出数据路径进行特征化的内存结构，其特征在于，所述第二数据型样接着会储存于所述第一数据型样缓存器及所述第二数据型样缓存器中，并通过将所述第一映像缓存器中所有的二进制值对应至所述第一数据型样缓存器以将所述第二数据型样读出至所述输出数据路径，接着再将所述第一映像缓存器中所有二进制值反相为对应至所述第二数据型样缓存器。
9.一种用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，包括: 将多个缓存器耦接于所述输出数据路径； 将所述缓存器中的一缓存器指定为一第一数据型样缓存器，并将一第一数据型样储存于所述第一数据型样缓存器； 将所述缓存器中的一缓存器指定为一第二数据型样缓存器，并将一第二数据型样储存于所述第二数据型样缓存器； 将所述缓存器中的一缓存器指定为一第一映像缓存器，并将多个二进制值储存于所述第一映像缓存器，其中每一二进制值是对应于一输出数据路径； 于所述第一映像缓存器中存取所述二进制值，以决定是否将所述第一数据型样或所述第二字数据型样映像至一相对应的输出数据路径；以及 根据储存在所述第一映像缓存器中的所述二进制值，在一相对应输出数据路径上输出所述第一数据型样或所述第二数据型样。
10.如权利要求9所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述第一映像缓存器是一 8位缓存器，且所述8位缓存器的每一位是对应于不同的数据路径。
11.如权利要求9所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，还包括: 将所述缓存器的一缓存器指定为一第二映像缓存器，其中于所述第一映像缓存器中存取所述二进制值的步骤还包括: 存取所述第二映像缓存器中的多个二进制值，以决定是否将所述第一数据型样或所述第二数据型样映像至一相对应的输出数据路径； 其中决定是否将所述第一数据型样或所述第二字数据型样映像至一相对应的输出数据路径的步骤还包括: 根据所述第二映像缓存器中的所述二进制值，在一相对应的输出数据路径上输出所述第一数据型样或所述第二数据型样。
12.如权利要求11所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述内存是一第四代双倍数据率动态随机存取内存，且所述第一数据型样缓存器、所述第二数据型样缓存器、所述第一映像缓存器及所述第二映像缓存器是所述第四代双倍数据率动态随机存取内存的多用途缓存器。
13.如权利要求9所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是8位缓存器，且所述第一数据型样及所述第二数据型样是8位数据型样。
14.如权利要求9所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是4位线性回授移位寄存器，且所述第一数据型样及所述第二数据型样是15位数据型样。
15.如权利要求9所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述第一数据型样缓存器及所述第二数据型样缓存器是8位缓存器；所述第一数据型样及所述第二数据型样是超过8位；所述第一数据型样是储存于第一数据型样缓存器及所述第二数据型样缓存器；以及于一相对应的输出数据路径输出所述第一数据型样或所述第二数据型样的步骤包括: 将所述第一数据型样储存于所述第一数据型样缓存器及所述第二数据型样缓存器； 使所述第一映像缓存器中所有的二进制值对应至所述第一数据型样缓存器； 将所述第一数据型样缓存器中的所述第一数据型样映像至所述输出数据路径； 反相所述第一数据型样缓存器中的所有二进制值，以对应所述第二数据型样缓存器；以及 将所述第二数据型样缓存器中的所述第一数据型样映像至所述输出数据路径。
16.如权利要求15所述的用以在不存取一内存的一内存数组的情况下对多条输出数据路径进行特征化的方法，其特征在于，所述方法还包括: 将所述第二数据型样储存于所述第一数据型样缓存器及所述第二数据型样缓存器中； 使所述第一映像缓存器中所有的二进制值对应至所述第一数据型样缓存器； 将所述第一数据型样缓存器中的所述第二数据型样映像至所述输出数据路径； 反相所述第一映像缓存器中所有的二进制值，以对应所述第二数据型样缓存器；以及 将所述第二数据型样缓存器中的所述第二数据型样映像至所述输出数据路径。
【文档编号】G06F12/08GK104424126SQ201410003724
【公开日】2015年3月18日 申请日期:2014年1月3日 优先权日:2013年9月3日
【发明者】提摩西·M·霍里斯, 杰弗瑞·P·莱特, 金康永, 艾瑞克·J·司戴夫 申请人:南亚科技股份有限公司