单元高度为标称最小间距的非整数倍的标准单元的制作方法
【专利摘要】本发明提供了单元高度为标称最小间距的非整数倍的标准单元。集成电路由具有金属线的标称最小间距的工艺制造，并且该集成电路包括多条金属线和位于多条金属线下方的多个标准单元。多条金属线沿第一方向延伸，并且多条金属线在与第一方向垂直的第二方向上间隔开标称最小间距的整数倍。多个标准单元中的至少一个具有沿第二方向的单元高度，并且单元高度是标称最小间距的非整数倍。
【专利说明】单元高度为标称最小间距的非整数倍的标准单元
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地，涉及集成电路。
【背景技术】
[0002]本申请要求于2013年5月2日提交的美国临时专利申请第61/818，705号的优先权，并且涉及代理人案号为第T5057-884U号(TSMC2013-0380，标题为“STANDARD CELLSFOR PREDETERMINED FUNCT1N HAVING DIFFERENT TYPES OF LAYOUT”)和第 T5057-885U 号(TSMC2013-0381,标题为 “STANDARD CELL METAL STRUCTURE DIRECTLY OVER P0LYSILIC0NSTRUCTURE”)的共同待审的申请，其全部内容结合于此作为参考。
[0003]在集成电路的设计中，使用具有预定功能的标准单元。标准单元的预设计布局存储在单元库中。当设计集成电路时，从单元库重新取回标准单元的预设计布局，并且将其置于集成电路布局上的一个或多个期望的位置。然后进行布线以使用金属线将标准单元彼此连接。此后，使用集成电路布局以使用预定半导体制造工艺制造集成电路。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种由具有金属线的标称最小间距的工艺制造的集成电路，包括:多条金属线，沿第一方向延伸，所述多条金属线在与所述第一方向垂直的第二方向上间隔开标称最小间距的整数倍；以及多个标准单元，位于所述多条金属线下方，所述多个标准单元中的至少一个标准单元具有沿所述第二方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍。
[0005]在该集成电路中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。
[0006]在该集成电路中，所述单元高度与所述标称最小间距的比率是7.5。
[0007]在该集成电路中，所述单元高度与所述标称最小间距的比率是p/q，并且P和q是整数。
[0008]在该集成电路中,所述多个标准单元中的至少一个标准单元是逻辑门单元。
[0009]在该集成电路中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。
[0010]在该集成电路中，将所述多个标准单元中的至少一个标准单元的所有输入/输出信号端口都定位为与第一组多条虚网格线重叠，以及将所述多条金属线定位为与第二组多条虚网格线重叠，所述多条虚网格线是平行的，并且所述多条虚网格线中的两条相邻的线间隔开所述标称最小间距。
[0011]根据本发明的另一方面，提供了一种集成电路设计系统，包括:非暂时性存储介质，所述非暂时性存储介质编码有对应于预定制造工艺的标准单元的布局，所述预定制造工艺具有金属线的沿预定方向的标称最小间距，所述标准单元的布局具有沿所述预定方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍；以及硬件处理器，与所述非暂时性存储介质通信连接，并且配置为执行指令集，以用于基于所述标准单元的布局和所述标称最小间距生成集成电路布局。
[0012]在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。
[0013]在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率是7.5。
[0014]在该集成电路设计系统中，所述单元高度与所述标称最小间距的比率是p/q，并且P和q是整数。
[0015]在该集成电路设计系统中，所述标准单元是逻辑门单元。
[0016]在该集成电路设计系统中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AO1、OAI,MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。
[0017]在该集成电路设计系统中，当执行所述指令集时，所述硬件处理器配置为:生成与垂直于所述预定方向的方向平行的多条虚网格线，所述多条虚网格线中相邻的两条间隔开所述标称最小间距；放置用于所述集成电路布局的所述标准单元的布局，所述标准单元的所有输入/输出信号端口都与第一组虚网格线重叠；以及放置用于所述集成电路布局的一条或多条金属线的布局图案，所述一条或多条金属线的布局图案与第二组虚网格线重叠。
[0018]根据本发明的又一方面，提供了一种生成集成电路布局的方法，包括:通过硬件处理器接收标准单元的布局，所述标准单元对应于预定制造工艺，所述预定制造工艺具有金属线的沿预定方向的最小标称间距，所述标准单元的布局具有沿所述预定方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍；放置用于所述集成电路布局的所述标准单元的布局，所述标准单元的所有输入/输出信号端口都与第一组多条虚网格线重叠；以及放置用于所述集成电路布局的一条或多条金属线的布局图案，所述一条或多条金属线的布局图案与第二组多条虚网格线重叠，所述多条虚网格线是平行的，并且所述多条虚网格线中的两条相邻的线间隔开所述标称最小间距。
[0019]在该方法中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。
[0020]在该方法中，所述单元高度与所述标称最小间距的比率是7.5。
[0021]在该方法中，所述单元高度与所述标称最小间距的比率是p/q，并且P和q是整数。
[0022]在该方法中，所述标准单元是逻辑门单元。
[0023]在该方法中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AO1、OAI, MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。
【专利附图】
【附图说明】
[0024]在附图中，以实例的方式示出了一个或多个实施例，并且不用于限制，其中，在整个说明书中具有相同参考标号的元件表示相同的元件。
[0025]图1是根据一个或多个实施例包括集成电路的部分的放大图的集成电路的俯视图。
[0026]图2是根据一个或多个实施例的集成电路中的标准单元的俯视图。
[0027]图3是根据一个或多个实施例设计集成电路布局的方法的流程图。
[0028]图4是根据一个或多个实施例的集成电路设计系统的功能框图。
【具体实施方式】
[0029]应该理解，以下公开内容提供了用于实现本发明的不同特征的一个或多个不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。根据工业中的标准实践，附图中的各个部件未按比例绘出且仅用于示出的目的。
[0030]而且，使用例如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”、“左边”、“右边”等以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语以便于描述本发明中一个部件与另一个部件的关系。空间关系术语旨在覆盖包括这些部件的器件的不同方位。
[0031]图1是根据一个或多个实施例的包括集成电路的部分102的放大图110的集成电路100的俯视图。集成电路100包括多个预设计电路块，这些预设计电路块也称为标准单元(具有由沿Y方向的参考线112a和112b和沿X方向的参考线112c和112d所指示的单元边界)。在标准单元上方形成诸如金属线114a、114b、114c、114d和114e的互连结构的一层或多层。单元边界限定了标准单元的单元区，并且相邻的标准单元的单元区不重叠。在一些实施例中，互连结构的多层中的至少一层沿着预定方向(例如，X方向)进行布线，并且互连结构的多层中的至少另一层沿着另一预定方向(例如，Y方向)进行布线。在一些实施例中，通过通孔塞连接互连结构的不同层。
[0032]在图1中，省略了标准单元的具体细节。在一些实施例中，一个或多个标准单元是逻辑门单元。在一些实施例中，逻辑门单元包括AND、0R、NAND、N0R、X0R、INV、与或非(AOI)、或与非(OAI)、MUX、触发器、BUFF、锁存器、延时器或时钟单元。在一些实施例中，每个标准单元均包括至少一个有源器件，诸如金属氧化物半导体场效应晶体管、结型场效应晶体管、双极结型晶体管或其他合适的有源器件。
[0033]金属线114a、114b、114c、114d和114e沿X方向延伸，并且与相应的虚网格线116a、116b、116c、116d和116e重叠。虚网格线116d与单元边界112d—致。虚网格线116a至116e和其他虚网格线118a至118f沿X方向平行布置，并且多条虚网格线116a至116e和118a至118f中的两条相邻的线间隔开标称最小间距T (图2)。根据预定半导体制造工艺，标称最小间距T是用于形成互连结构的金属线的预定最小布线间距。在一些实施例中，根据预定半导体制造工艺的一个或多个特性(包括预定半导体制造工艺的用于光刻工艺的波长、蚀刻工艺的选择性、金属线的材料、误差的合理公差以及预期成品率)来确定标称最小间距T。在布局布线软件工具中，根据虚网格线116a至116e和118a至118f布置(也称为“布线”)集成电路布局沿X方向的金属线。
[0034]在一些实施例中，每条金属线114a至114e均包括多层结构，该多层结构包括至少一个势垒层和导电层。在一些实施例中，可以由包括非金属导电材料的导线来替换一条或多条金属线。
[0035]图2是根据一个或多个实施例的集成电路中的标准单元200的俯视图。标准单元200包括用于形成一个或多个P型晶体管的N型有源区212和用于形成一个或多个N型晶体管的P型有源区214。标准单元200也包括连接一个或多个P型晶体管和一个或多个N型晶体管以执行预定功能的导线222、224和226以及电源线232和234。在图2所示的实施例中，上单元边界242限定在沿X方向延伸的部分电源线232的中间，并且下单元边界244限定在沿X方向延伸的部分电源线234的中间。
[0036]图2也示出了沿X方向平行布置且沿与X方向垂直的Y方向顺序布置的多条虚网格线252a至252j。如结合图1所述的，多条虚网格线252a至252j中的两条相邻的线间隔开标称最小间距T。
[0037]在图2中仅示出了一个标准单元200和10条虚网格线252a至252j。对于包括标准单元200的集成电路，在图2中省略了其他标准单元和虚网格线以避免使本发明的说明模糊。本领域的普通技术人员应该理解，一个或多个其他标准单元邻近标准单元200，且一条或多条虚网格线限定在包括标准单元200的集成电路上方。此外，本领域的普通技术人员应该理解,标准单元200可用作图1所示的集成电路100的标准单元。
[0038]标准单元200具有沿Y方向的单元高度H，单元高度H限定为上单元边界242和下单元边界244之间的距离。单元高度H是标称最小间距T的非整数倍。在图2所示的实施例中，标准单元200的单元高度H是7.5T。换句话说，单元高度H与标称最小间距T的比率是7.5。在一些实施例中，单元高度H与标称最小间距T的比率介于从6到16的范围内。在一些实施例中，单元高度与标称最小间距的比率是p/q，并且P和q是整数。在图2所示的实施例中，下单元边界244位于一条虚网格线252i上(即，位于网格上)，且上单元边界242没有位于虚网格线252a至252j中的任何一条上(即，偏离网格)。在一些实施例中，上单元边界242位于网格上，并且下单元边界偏离网格。在一些实施例中，上单元边界242和下单元边界244都偏离网格。
[0039]导线222、224和226配置为连接至标准单元200外部的金属线，且因此将导线222,224和226识别为标准单元200的输入/输出端口。在一些实施例中，识别为标准单元200的输入/输出端口的所有导线222、224和226均与一条或多条相应的虚网格线(对于导线222的252d至252f ;对于导线224的252c至252g ；以及对于导线226的252f)重叠。
[0040]此外，多条金属线(诸如图1中的金属线114a至114e)位于标准单元200上方且沿X方向延伸。在一些实施例中，多条金属线在与X方向垂直的Y方向上间隔开标称最小间距T的整数倍。
[0041]与设计具有为标称最小间距T的整数倍的单元高度的标准单元相比，在设计如图2所示的标准单元200的过程中，电路设计者具有更大的灵活性。例如，如果单元高度为
7.5T的标准单元已经满足预定的性能规格，则电路设计者就不需要仅为了使标准单元高度为标称最小间距T的整数倍，而将标准单元的尺寸扩大为8T的单元高度。在许多应用中，与使用单元高度为标称最小间距T的整数倍的相对物相比，使用单元高度为标称最小间距T的非整数倍的标准单元的集成电路进一步减小了集成电路的整体管芯尺寸。
[0042]图3是根据一个或多个实施例设计集成电路布局的方法300的流程图。应该理解，在图3所示的方法300之前、期间和/或之后可以执行额外的操作，且在此可以仅简单描述一些其他工艺。
[0043]为了使用预定制造工艺制造包括如上文结合图2所示的标准单元200所描述的标准单元的集成电路，基于以原理图格式或电路描述语言格式所存储的电路设计(414b)生成集成电路布局(图4中的414a)。
[0044]在操作310中，如图3和图2所示，基于电路设计，计算机硬件接收标准单元200的布局。设计与预定制造工艺相对应的标准单元，且预定制造工艺具有金属线的沿Y方向的标称最小间距T。标准单元200的布局具有沿Y方向的单元高度H，且单元高度H是标称最小间距T的非整数倍。
[0045]在一些实施例中，单元高度H与标称最小间距T的比率介于从6到16的范围内。在一些实施例中，单元高度H与标称最小间距T的比率是7.5。在一些实施例中，单元高度与标称最小间距的比率是p/q，并且P和q是整数。
[0046]在操作320中，如图3和图2所示，限定了沿与方向X垂直的方向Y的顺序布置的多条虚网格线(诸如网格线252a至252j)。多条虚网格线的两条相邻的线间隔开标称最小间距T。
[0047]在操作330中，如图3和图2所示，在至少一个实施例中，为了以标准单元200的所有输入/输出信号端口(即，导线222、224和226)与第一组虚网格线252c至252g重叠的方式形成集成电路布局，放置标准电路200的布局。在一些实施例中，上单元边界242和下单元边界244中的一个与多条虚网格线252a至252 j中的一条相一致，并且上单元边界242和下单元边界244中的另一个与多条虚网格线252a至252j中的任何一条都不一致。
[0048]在操作340中，如图3和图1所示，为了以一条或多条金属线的布局图案与第二组虚网格线116a至116e重叠的方式形成集成电路布局，放置一条或多条金属线(诸如金属线114a至114e)的布局图案。
[0049]在一些实施例中，标准单元是逻辑门单元。在一些实施例中，逻辑门单元是AND、OR、NAND、NOR、XOR、AO1、OA1、MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。
[0050]图4是根据一个或多个实施例的集成电路设计系统400的功能框图。集成电路设计系统400包括第一计算机系统410、第二计算机系统420、网络存储设备430以及连接第一计算机系统410、第二计算机系统420和网络存储设备430的网络440。在一些实施例中，省略第二计算机系统420、网络存储设备430和网络440中的一个或多个。
[0051]第一计算机系统410包括与非暂时性计算机可读存储介质414通信连接的硬件处理器412，存储介质414编码有(即，存储)生成的集成布局414a、电路设计414b和计算机程序代码414c (即，可执行指令集)。处理器412电连接至计算机可读存储介质414。处理器412配置为执行在计算机可读存储介质414中编码的指令集414c，以使计算机410可用作用于执行如图3所示的部分或所有操作的布局布线工具。在至少一个实施例中，硬件处理器412配置为执行指令集414c，以基于标准单元的布局和对应于预定半导体制造工艺的标称最小间距生成集成电路布局。
[0052]在一些实施例中，处理器412是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
[0053]在一些实施例中，计算机可读存储介质414是电子、磁、光学、电磁、红外线和/或半导体系统(或装置或设备)。例如，计算机可读存储介质414包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质414包括只读光盘存储器(CD-ROM)、光盘读/写(⑶-R/W)和/或数字视频光盘(DVD)。
[0054]在一些实施例中，存储介质414存储计算机程序代码414c，计算机程序代码414c配置为使第一计算机系统410执行如图3所示的方法300。在一些实施例中，存储介质414也存储执行方法300所需要的或在执行方法300期间所生成的信息，诸如生成的集成电路布局414a、原始的电路设计414b和/或包括标准单元200的布局的库414d。
[0055]在至少一些实施例中，计算机系统410包括输入/输出接口 416和显示单元417。输入/输出接口 416连接至控制器412并且允许电路设计者操作第一计算机系统410以执行图3所示的方法。在至少一些实施例中，显示单元417以实时的方式显示图3所示的方法的操作状态并且优选地提供图形用户界面(⑶I)。在至少一些实施例中，输入/输出接口416和显示单元417允许操作者以交互方式操作计算机系统410。
[0056]在至少一些实施例中，计算机系统410也包括连接至处理器412的网络接口 418。网络接口 418允许计算机系统410与网络440通信，一个或多个其他计算机系统420和网络存储设备430连接至网络440。网络接口包括诸如BLUETOOTH、WIF1、WIMAX、GPRS或WCDMA的无线网络接口 ；或者诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一些实施例中，在两个或多个计算机系统410和420和/或网络存储设备430中执行图3的方法，并且诸如原始电路设计、标准单元库和/或生成的集成电路布局的信息通过网络440在不同的计算机系统410和420和/或网络存储设备430之间交换。
[0057]根据一个实施例，由具有金属线的标称最小间距的工艺所制造的集成电路包括多条金属线和位于多条金属线下方的多个标准单元。多条金属线沿第一方向延伸，并且多条金属线在与第一方向垂直的第二方向上间隔开标称最小间距的整数倍。多个标准单元的至少一个具有沿第二方向的单元高度，并且单元高度是标称最小间距的非整数倍。
[0058]根据另一实施例，集成电路设计系统包括非暂时性存储介质和硬件处理器。非暂时性存储介质编码有对应于预定制造工艺的标准单元的布局。预定制造工艺具有金属线的沿预定方向的标称最小间距。标准单元的布局具有沿预定方向的单元高度，且单元高度是标称最小间距的非整数倍。硬件处理器与非暂时性存储介质通信连接，且配置为执行指令集以基于标准单元的布局和标称最小间距而生成集成电路布局。
[0059]根据另一实施例，生成集成电路布局的方法包括通过硬件处理器接收标准单元的布局。标准单元对应于预定制造工艺，且预定制造工艺具有金属线的沿预定方向的标称最小间距。标准单元的布局具有沿预定方向的单元高度，且单元高度是标称最小间距的非整数倍。放置用于集成电路布局的标准单元的布局，且标准单元的所有输入/输出信号端口与第一组多条虚网格线重叠。放置用于集成电路布局的一条或多条金属线的布局图案，且一条或多条金属线的布局图案与第二组多条虚网格线重叠。多条虚网格线是平行的，且多条虚网格线的两条相邻的线间隔开标称最小间距。
[0060]上面概述了一些实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【权利要求】
1.一种由具有金属线的标称最小间距的工艺制造的集成电路，包括: 多条金属线，沿第一方向延伸，所述多条金属线在与所述第一方向垂直的第二方向上间隔开标称最小间距的整数倍；以及 多个标准单元，位于所述多条金属线下方，所述多个标准单元中的至少一个标准单元具有沿所述第二方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍。
2.根据权利要求1所述的集成电路，其中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。
3.根据权利要求2所述的集成电路，其中，所述单元高度与所述标称最小间距的比率是 7.5。
4.根据权利要求1所述的集成电路，其中，所述单元高度与所述标称最小间距的比率是p/q，并且P和q是整数。
5.根据权利要求1所述的集成电路，其中，所述多个标准单元中的至少一个标准单元是逻辑门单元。
6.根据权利要求5所述的集成电路，其中，所述逻辑门单元是AND、OR、NAND、NOR、XOR、AO1、0A1、MUX、触发器、BUFF、锁存器、INV、延时器或时钟单元。
7.根据权利要求1所述的集成电路,其中， 将所述多个标准单元中的至少一个标准单元的所有输入/输出信号端口都定位为与第一组多条虚网格线重叠，以及 将所述多条金属线定位为与第二组多条虚网格线重叠， 所述多条虚网格线是平行的，并且所述多条虚网格线中的两条相邻的线间隔开所述标称最小间距。
8.一种集成电路设计系统，包括: 非暂时性存储介质，所述非暂时性存储介质编码有对应于预定制造工艺的标准单元的布局，所述预定制造工艺具有金属线的沿预定方向的标称最小间距，所述标准单元的布局具有沿所述预定方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍；以及 硬件处理器，与所述非暂时性存储介质通信连接，并且配置为执行指令集，以用于基于所述标准单元的布局和所述标称最小间距生成集成电路布局。
9.根据权利要求8所述的集成电路设计系统，其中，所述单元高度与所述标称最小间距的比率介于6到16的范围内。
10.一种生成集成电路布局的方法，包括: 通过硬件处理器接收标准单元的布局，所述标准单元对应于预定制造工艺，所述预定制造工艺具有金属线的沿预定方向的最小标称间距，所述标准单元的布局具有沿所述预定方向的单元高度，并且所述单元高度是所述标称最小间距的非整数倍； 放置用于所述集成电路布局的所述标准单元的布局，所述标准单元的所有输入/输出信号端口都与第一组多条虚网格线重叠；以及 放置用于所述集成电路布局的一条或多条金属线的布局图案，所述一条或多条金属线的布局图案与第二组多条虚网格线重叠， 所述多条虚网格线是平行的，并且所述多条虚网格线中的两条相邻的线间隔开所述标称最小间距。
【文档编号】G06F17/50GK104134657SQ201410181666
【公开日】2014年11月5日 申请日期:2014年4月30日 优先权日:2013年5月2日
【发明者】谢尚志, 庄惠中, 江庭玮, 陈俊甫, 曾祥仁 申请人:台湾积体电路制造股份有限公司