一种采用fpga和dsp实现的仿真图像播放器的制造方法
【专利摘要】本发明提供一种采用FPGA和DSP实现的仿真图像播放器，其包括FPGA芯片、DSP芯片、闪存、DDR2存储器、千兆网模块以及光模块；闪存与FPGA芯片连接，闪存用于存储FPGA代码；DDR2存储器与DSP芯片连接，DDR2存储器用于存储仿真图像；FPGA芯片与DSP芯片连接，用于实现从DDR2存储器中读取图像数据发送到FPGA芯片对应的FPGA内部串行口上；光模块与FPGA芯片连接，用于将FPGA串行通道上的数据通过光模块发送到外部光纤通道；千兆网模块与DSP芯片连接，用于将外部产生的仿真图像通过千兆网模块和DSP芯片传输到DDR2存储器上。
【专利说明】—种采用FPGA和DSP实现的仿真图像播放器
【技术领域】
[0001]本发明涉及一种大规模现场可编程门阵列(Field programmable gate array ；FPGA)和高速数字信号处理(Digital Signal Processing ;DSP)技术，尤其涉及一种采用FPGA和DSP实现的仿真图像播放器。
【背景技术】
[0002]目前，现有的大众型多媒体播放器通常是一种集成音频、视频、图片浏览于一体的多功能播放器。由于主要应用于人们眼睛观赏，所以一般格式比较固定，播放的帧频较低等不足之处。
[0003]近年来，随着高速实时数字图像处理系统的应用发展，图像处理系统算法的实时分析验证需要大量不同内容图像作为测试样本。现有的播放器技术存在以下问题:
[0004]1、通用的基于专用ASIC的播放器，以大众化视听为目的，格式固定，各种性能指标都比较低，不能满足专业领域的需求。
[0005]2、一些简单的仅使用FPGA实现的图像播放器，由于FPGA内部存储器非常小，都是以播放单帧固定格式图像为目的，主要用来测试电路的时序关系正确性。
[0006]3、目前专业领域尚没有比较成熟的播放器，无法满足光测设备系统性能仿真测试的需求。
[0007]4、目前的播放器都不具备实时图像与仿真图像信息合成的功能，不能实现同时输入和输出。
【发明内容】
[0008]为了克服上述技术问题，本发明提供一种采用FPGA和DSP实现的仿真图像播放器。
[0009]本发明提供一种采用FPGA和DSP实现的仿真图像播放器，包括:FPGA芯片、DSP芯片、闪存、DDR2存储器、千兆网模块以及光模块；所述闪存与所述FPGA芯片连接，所述闪存用于存储FPGA代码；所述DDR2存储器与所述DSP芯片连接，所述DDR2存储器用于存储仿真图像；所述FPGA芯片与所述DSP芯片连接，用于实现从所述DDR2存储器中读取图像数据发送到所述FPGA芯片对应的FPGA内部串行口上；所述光模块与所述FPGA芯片连接，用于将FPGA串行通道上的数据通过所述光模块发送到外部光纤通道；所述千兆网模块与所述DSP芯片连接，用于将外部产生的仿真图像通过所述千兆网模块和所述DSP芯片传输到所述DDR2存储器上。
[0010]如上所述的采用FPGA和DSP实现的仿真图像播放器，所述FPGA芯片包括FPGA逻辑构建的FIFO、FPGA逻辑构建的GTP缓存控制器和FPGA逻辑构建的SR1传输控制器；所述SFP光模块用于将输入的光纤信号图像数据转换成高速串行图像数据，所述GTP缓存控制器与所述SFP光模块连接，所述GTP缓存控制器首先将高速串行图像数据转换成包格式图像数据，再解析成帧格式的图像数据，所述FIFO用于缓存256K字节的帧格式图像数据，所述SR1控制器用于将所述FIFO中的帧格式图像数据输出到所述DSP芯片的内部RAM中，所述DDR2存储用来存储一幅完整的原始仿真图像数据。
[0011 ] 如上所述的采用FPGA和DSP实现的仿真图像播放器，所述FPGA芯片包括FPGA逻辑构建的FIF0、FPGA逻辑构建的GTP缓存控制器、FPGA逻辑构建的SR1传输控制器、所述DSP芯片连接的DDR2存储器分成两个乒乓切换的LOOPA和L00PB，用来切换不同帧的原始仿真图像数据，所述DSP芯片内部的RAM分成L2RAM_a和L2RAM_b，用于将同一帧的原始仿真图像数据分块乒乓输出，所述SR1控制器用于接收所述L2RAM_a和所述L2RAM_b送来的原始仿真图像数据，并将该数据发送到所述FIFO中，所述FIFO用来将原始仿真图像数据封装成帧格式图像数据，所述GTP缓存控制器用于将接收到的帧格式图像数据转换成包格式图像数据，再转换成高速串行图像数据，所述SFP模块用于将高速串行图像数据转换成光纤信号图像数据输出。
[0012]本发明的采用FPGA和DSP实现的仿真图像播放器，与现有技术相比，格式灵活，各种性能指标都比较高，能够满足专业领域的需求。本发明的仿真图像播放器FPGA内部存储器可以设置较大，用来测试电路的时序关系正确性。且本发明的采用FPGA和DSP实现的仿真图像播放器，不仅能够满足光测设备系统性能仿真测试的需求；还具备实时图像与仿真图像信息合成的功能，能实现同时输入和输出。总之，本发明的采用FPGA和DSP实现的仿真图像播放器能输出高带宽、高帧频、高分辨率的图像流数据，能满足高速实时数据流播放的需求。
【专利附图】
【附图说明】
[0013]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0014]图1为本发明一实施例提供的采用FPGA和DSP实现的仿真图像播放器的结构图。
[0015]图2是图1所示实施例的仿真图像播放器中的光模块的结构图。
[0016]图3为图1所示实施例中的光模块图像传输采用的包传输格式图。
[0017]图4为图1所不实施例中的光模块图像传输米用的巾贞传输格式图。
[0018]图5为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的多核DSP应用系统架构图。
[0019]图6为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的DSP多级缓存模式图。
[0020]图7为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的FPGA与DSP的SR1通信接线图。
[0021]图8为本发明实施例中采用FPGA和DSP实现的仿真图像播放器多级缓存传输输入控制逻辑图。
[0022]图9为本发明实施例中采用FPGA和DSP实现的仿真图像播放器多级乒乓切换的输出控制逻辑图。
[0023]图10为本发明实施例中采用FPGA和DSP实现的仿真图像播放器图像播放循环队列结构图。
[0024]图11为本发明实施例中采用FPGA和DSP实现的仿真图像播放器DSP芯片串行接口图。
[0025]图12为本发明另一实施例提供的采用FPGA和DSP实现的仿真图像播放器的结构图。
[0026]附图标记说明如下:
[0027]1-1:网络 SFP 接头
[0028]1-2:存储FPGA代码的FLASH存储器
[0029]1-3:TMS320C6474 芯片
[0030]1-4:XC5VLX110T 芯片
[0031]1-5:光纤 SFP 接头
[0032]1-6:DDR2 存储器
[0033]2-1:光纤SFP与系统接口
[0034]5-1:DSP 内核 I
[0035]5-2:DSP 内核 2
[0036]5-3:DSP 内核 3
[0037]5-4 =DSP 外接 DDR2 存储器
[0038]5-5:千兆网络
[0039]5-6:串口
[0040]5-7:光纤图像输入接口
[0041]5-8:光纤图像输出接口
[0042]5-9 =FPGA光纤收发控制逻辑
[0043]6-1:DSP内核ILl存储单元
[0044]6-2:DSP内核2L1存储单元
[0045]6-3:DSP内核3L1存储单元
[0046]6-4:DSP 内核 lL2Memory
[0047]6-5:DSP 内核 2L2Memory
[0048]6-6:DSP 内核 3L2Memory
[0049]6-7:DSP 外部 DDR2 存储器
[0050]7-1:DSPC6474 的 SR1 管脚[0051 ]7-2:XC5VLX1 1T 的 SR1 管脚
[0052]8-1:光纤 SFP 接头
[0053]8-2 =GTP光纤缓存控制器
[0054]8-3:光纤数据缓存FIFO
[0055]8-4 =FIFO到DSP的输出信号线
[0056]8-5 =DSP到FIFO的请求输出信号线
[0057]8-6 =SR1控制器自发送触发信号
[0058]8-7:SR10控制器触发信号
[0059]8-8:光纤图像接收多级缓存控制器
[0060]8-9 =SR1控制器接收FPGA信号
[0061]8-10:SR10控制器请求传输信号
[0062]8-11 =DSP中断请求信号
[0063]8-12:SR10 控制器
[0064]8-13:发送地址请求信号
[0065]8-14 =SR1控制器发送数据信号
[0066]8-15:DSP 内部 L2RAM
[0067]8-16:DSP 外部 DDR2 存储器
[0068]8-17:DSP 与 FPGA 之间的 SR1 接口
[0069]8-18 =GTP缓存与FIFO之间数据连线
[0070]8-19 =FIFO的写数据计数
[0071]8-20:SR10控制器的请求发数据信号
[0072]9-1:外部光纤SFP接头
[0073]9-2 =GTP缓存控制器
[0074]9-3 =FIFO图像输出信号
[0075]9-4 =FIFO读图像数据使能信号
[0076]9-5 =FIFO 空标志
[0077]9-6:SR10控制器发数据有效信号
[0078]9-7 =SR1控制器发数据信号
[0079]9-8:光纤图像发送控制器
[0080]9-9:SR1 控制器
[0081]9-10:DSPC6474
[0082]9-11:DDR2发送数据乒乓缓存
[0083]9-12:DDR2图像流缓存
[0084]9-13:图像发送 FIFO
[0085]10-1:DDR2_L00P0
[0086]10-2:DDR2_L00P1
[0087]10-3:DDR2_L00P2
[0088]10-4:DDR2 存储器
[0089]10-5:DDR2_L00P0经历的三个状态图
[0090]10-6:DDR2_L00P1经历的三个状态图
[0091]10-7:DDR2_L00P2经历的三个状态图
[0092]10-8:DDR2_L00P0 所处的 DDR2_ADD 状态
[0093]10-9:DDR2_L00P1 所处的 DDR2_SEND 状态
[0094]10-10:DDR2_L00P2 所处的 DDR2_RECV 状态
【具体实施方式】
[0095]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0096]本发明涉及一种采用现场可编程门阵列(Field programmable gate array ；FPGA)和(Digital Signal Processing ;DSP)编程技术，通过光纤接口输入输出光学图像的方法与电气设备装置。采用大规模FPGA和高速DSP作为实现平台，实现了仿真目标图像与光测图像数据的输入、缓存、输出，仿真目标图像能与实时光测图像进行合成。并且可以采用动态编程的方法输出各种特性的光学图像，用于光测设备图像处理系统的性能测试与光测设备系统仿真。因此，本发明的采用FPGA和DSP实现的仿真图像播放器，实现了一种能够满足光测设备图像处理性能检测与设备系统仿真的高性能仿真图像播放器。
[0097]图1为本发明一实施例提供的采用FPGA和DSP实现的仿真图像播放器的结构图。如图1所示，本实施例的采用FPGA和DSP实现的仿真图像播放器，包括FPGA芯片1_4、DSP芯片1-3、闪存1-2、双速率(Double Data Rate 2 ；DDR2)存储器1-6、千兆网模块1-1以及光模块1-5 ;例如本实施例中的闪存1-2具体可以为FLASH存储器，因此也可以称为FLASH存储器1-2。本实施例的千兆网模块1-1可以采用小型化可插拔(Small form factorPluggable ；SFP)千兆网模块，使用非常方便。光模块1_5即为本实施例的仿真图像播放器的光纤通信接口，本实施例中可以采用SFP光模块，使用非常方便。
[0098]如图1所示，本实施例以FPGA芯片1_4采用XC5VLX110T芯片为例，以采用DSP芯片1-3采用TMS320C6474芯片为例。其中千兆网模块1_1与DSP芯片1_3连接，千兆网模块1-1是DSP芯片1-3与网络的接口 ；FLASH存储器1_2与FPGA芯片1_4连接，FLASH存储器1-2用于存储FPGA代码，以供FPGA芯片1_4进行数据处理；DDR2存储器1_6与DSP芯片1-3连接，DDR2存储器1-6用于存储仿真图像；FPGA芯片1_4与DSP芯片1_3连接，用于实现从DDR2存储器1-6中读取图像数据发送到FPGA芯片1_4对应的FPGA内部串行口上；光模块1-5与FPGA芯片1-4连接，用于将FPGA串行通道上的数据通过光模块1_5发送到外部光纤通道；千兆网模块1-1与DSP芯片1-3连接，用于将外部产生的仿真图像通过千兆网模块1-1和DSP芯片1-3传输到DDR2存储器1_6上。
[0099]整个仿真图像播放器在上电后，FLASH存储器1_2中的FPGA代码自动加载到FPGA芯片1-4内部开始工作，通过千兆网模块1-1将仿真图像发送到DDR2存储器1-6上缓存，FPGA芯片1-4将读取DDR2存储器1_6中的仿真图像，发送到光模块1_5，实现整个仿真图像播放器的功能。本实施例给出了一种基于网络传输输入仿真图像和仿真控制，图5中的
5-lDSP_Corel采用TI公司的NDK网络程序开发包，在开发包中选择好底层驱动库，根据DSP芯片类型和工作模式SGMII设置好寄存器参数，完成网络程序的基本架构。以TCP协议为基础，构造通信包格式，DSP的接收包采用8192字节，用来接收来自主机的数据和控制；DSP的发送包采用128字节，用来反馈播放器及运行软件各种状态信息和应答。具体实现功能是其一，通过网络接口可以输入仿真图像播放器播放的图像大小、图像分辨率、工作模式、仿真通道编号等等。其二，通过该方法可以将外部主机上生成的仿真图像序列传输到播放器的缓存上。完成各个通道的配置和仿真图像输入后，可以向播放器发送控制命令，启动仿真图像播放器的工作。其具体实现见图5中的千兆网5-5，主机数据通过千兆网模块输入到DDR2存储器5-4中。
[0100]图2是图1所示实施例的仿真图像播放器中的光模块的结构图。本实施例的采用FPGA和DSP实现的仿真图像播放器，可以采用一路SFP光纤通道，原始图像数据可以通过SFP模块(RX端)输入到FPGA上，同时FPGA内部数据可以通过该SFP模块(TX端)输出到外部光纤系统。一路SFP光纤图像传输通道的传输速率达到2.5Gbit/s，单模的SFP光纤模块工作波长为1470nm?1610nm，每隔20nm —个工作波长，共有8个工作波长，其单模光纤模块的理论传输距离为40km，适用于远距离传输。这样就实现了外部系统与图像播放器的图像传输功能。其实现方法如图2中的2-1所示。SFP光纤2RX2用来接收外部的光纤数据，并将光纤信号转换成串行电信号，发送到GTP126_1 ;同时，GTP126_1的发出的串行电信号通过SFP光纤2TX2转换成光纤信号，发送到光纤I。
[0101]图3为图1所示实施例中的光模块图像传输采用的数据包传输格式图。本实施例中的光模块1-5图像传输采用的数据包传输格式，是播放器与播放器外部器件之间的光纤数据通信协议。本实施例设计了一种面向图像光纤串行传输可靠性分析的数据包协议格式。在图像光纤高速串行传输可靠性分析中，其自定义的数据包发送协议格式如下图3所示。每一个数据包包括有包头，有效数据和包尾三部分组成，每一包数据的长度为1024字节即IK字节，数据宽度为16bit，所以发送每一包数据占用的时钟长度为512个时钟周期，数据的包头和包尾分别采用特殊字符K28.5和K28.7作为引导符。在接收端，根据数据包头和数据包尾的特征字符，可以快速的从数据流里检测并提取出完整的数据包；并且图像的帧首和帧尾也采用特殊字符作为引导标志，帧头用于表示当前图像帧的起始，帧尾用于表示当前图像帧的结束，帧编号是当前帧的编号，帧首和帧尾之间的数据均为有效的图像数据，这里的数据包格式利用图像帧单位进行直接比较，减少了数据包累加和、包编号的统计和包长信息，以减少检测时间的开销。
[0102]图4为图1所示实施例中的光模块图像传输采用的图像帧传输格式图。本实施例中的光模块1-5图像传输采用的图像帧传输格式，是播放器与播放器外部器件之间的光纤数据通信协议。本实施例设计了一种面向图像光纤串行传输的图像帧协议格式。在光纤图像收发中，利用图像帧消隐期间添加自定义的帧协议附加信息，并将帧协议的附加信息连同图像数据一道发送输出。在自定义帧协议中，附加信息的添加是在图像数据写入BlockRAM时完成的，设计采用FPGA内部的B16_S18_S18Block RAM作为缓存空间，巧妙利用了B16_S18_S18Block RAM的奇偶校验位即parity位，作为Rocket 1传输链路中的K特征字符指示。根据Rocket 1的传输数据位宽为16bit，设计图像的串行传输的位宽为16bit (双字节)，其自定义的图像帧协议数据格式如图4所示。具体的图像帧协议格式设计如下，图像帧协议从每一帧的帧首标志开始，帧首占用2个字节；帧首过后延迟一个时钟周期，在下一个时钟上升沿到来时，开始添加行/帧统计值、像素/行统计值、以及用于协议自校验的帧编号，预留8个字节作为下一步扩展完善协议功能使用，至此图像帧附加信息已添加完毕，图像帧附加信息共占用20个字节。帧附加信息过后紧接着就是图像的有效数据部分。当发送完一帧图像后，在末尾，每一帧的结束位置添加帧尾标志。添加的帧首标志、帧尾标志用特殊字符和K字符指示来共同表示，特殊字符及K字符指示从8B/10B编码字符表里选用，而行/帧统计，像素/行统计、帧编号以及有效数据都只将K字符指示作为辅助标志，以便于传输通道链路的自检测，在接收端快速、可靠提取出帧首、帧尾特殊标志字符。
[0103]本发明还给出了采用FPGA和DSP实现的仿真图像播放器的一种基于功能任务划分的多核DSP应用系统架构。使用的多核DSP(TMS320C6474)具有三个独立的内核，每个内核基本上具有完全对等的结构和功能。根据图像仿真播放器的应用需求，将仿真图像播放任务划分成仿真图像与控制输出功能、仿真图像与背景图像叠加合成功能、背景图像输入与合成图像输出功能。每个功能赋给一个独立的DSP内核去完成。其具体实现方法如图5所示，图5为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的多核DSP应用系统架构图。如图5所示，其中5-1 (DSP_C0RE1)用来负责与外部主机进行5_5 (千兆网络)通信，第二个内核5-2(DSP_C0RE2)用来接收外部的串口数据输入及叠加算法运算，第三个内核5-3 (DSP_C0RE3)负责与5_9 (FPGA)进行SR1通信，将5_9中FIFO内的数据搬运到5-3的内部RAM中，并把RAM中的数据传输到外部DDR2中。5_1 (DSP_C0RE1)、5_2(DSP_C0RE2) 5-3 (DSP_C0RE3)三个内核都可以访问外部DDR2，通过访问外部5_4 (DDR2)可以实现三个内核之间的数据共享。
[0104]本发明还给出了采用FPGA和DSP实现的仿真图像播放器的一种基于多核DSP多级存储器功能的实用方法。在多核DSP图像仿真播放器中，负责主要功能的是TMS320C6474三核DSP，该三核DSP的片上存储资源结构分成L1P、L1D、L2RAM。每一个C64x+?内核拥有各自独立的第一级程序存储器LlP和第一级数据存储器L1D，每一个LlP和LlD的存储容量均为32KByte，且每一个LlP和LlD的存储空间根据设计可灵活配置为Cache或配置为SRAM。三个C64x+?内核共享容量为3MByte的L2第二级程序和数据存储器，三个C64x+?内核分别配置为CoreO拥有IMByte,Corel拥有1MByte，和Core2拥有IMByte的SRAM存储空间，也可以给每一个C64x+?内核最高配置得到256KByte的Cache存储空间。TMS320C6474三核DSP采用EDMA3.0的交换架构，每一个内核之间的操作地址空间是相互透明的，三个内核利用EDMA3.0与片外DDR2SDRAM形成存储空间共享结构，利于高速图像数据在三个内核之间同时并行处理。在的设计中，各个部分的使用方法见将各个Core的L1P、L1D都配置成Cache模式，L2RAM用来作为DSP程序代码的运行空间，外部DDR2存储器划分出2M空间，用来作为3个内核数据交互的空间。图6为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的DSP多级缓存模式图。如图6中，第一级的6-1 (DSP内核I) ,6-2 (DSP内核2)、
6-3(DSP内核3)三个内核的LlData和LlProg都配置成Cache模式。第二级的三个内核的L2Memory见图中的6-4、6_5、6_6都配置成程序和数据空间，第三级的DDR2存储器作为图像数据缓存区以及三个内核之间共享区域。
[0105]本发明的采用FPGA和DSP实现的仿真图像播放器还设计了一种基于SR1协议的FPGA与DSP之间SR1通信接线图。该方法利用FPGA的Rocket1 GTP与C6474三核DSP的SR1高速串行接口进行互联，为FPGA与C6474三核DSP之间搭建了数据传输的桥梁。C6474三核DSP上的SR1通道可配置为Xl或X 4两种模式，本设计中实现了单通道Xl的配置模式实现了 FPGA与DSP的SR1进行互联，其C6474三核DSP与FPGA的SR1连接示意图如图7所示。图7为本发明实施例中采用FPGA和DSP实现的仿真图像播放器的FPGA与DSP的SR1通信接线图。在设计的系统中连线方式见图7中所示，7-1 (DSP)的一对差分输出接到7-2 (FPGA)上，连接关系如图7中的7-3 ;同时7_2 (FPGA)的一对差分输出接到
7-1(DSP)上，连接关系如图7中的7-4所示。
[0106]本发明的采用FPGA和DSP实现的仿真图像播放器还设计了一种多级缓存模式的数据输入通道控制逻辑方法。图8为本发明实施例中采用FPGA和DSP实现的仿真图像播放器多级缓存传输输入控制逻辑图。如图8所示，实现了外部光纤图像数据通过8-1 (SFP)输入到FPGA内部的8-2 (GTP缓存控制器)，再由8_17 (SR1)输入到DSP的8_16 (DDR2存储器)。具体步骤如下:
[0107]A、光纤图像接收解析模块，根据上述设计的光纤图像帧格式、包格式，解析出需要的帧头信号、帧尾信号、8-18 (16位图像原始数据)、原始数据有效信号。
[0108]B、在FPGA内部构建一个256K字节的8_3 (FIFO缓冲区)，解析出的帧头信号作为FIFO的复位信号，16位原始数据有效信号作为该FIFO的写使能，8_18 (16位图像原始数据)连接到FIFO的数据输入端口。有了这样的写逻辑后，就实现了外部光纤图像数据渊源不断输入到内部FPGA的FIFO中。但是这个FIFO的容量有限，不能保存下一幅完整的图像，因此需要下面的读FIFO逻辑来把FIFO内的数据读走。
[0109]C、构造一个读控制逻辑,读逻辑由FIFO的8-19 (wr_data_count信号)来决定是否对FIFO进行读取，设置门限为2K字节，即8-19 (wr_data_count信号)大于1023后，启动SR1使能信号8-20 (igen_bypass_vld_i信号)。每次启动一次后，能够以3.125Gbps的数率传输2K字节到DSP端。在A步骤中，外部原始图像数据光纤传输数率为2.5Gbps,小于读走的速率。因此到这里，FIFO就能够完整接收转移完一幅完整的图像，FIFO不会产生溢出。
[0110]D、在C步骤中，从FPGA的FIFO中读走的图像数据，通过8-17(SR10接口)输出到了 DSP端的8-15(内部L2RAM)中，由于可用于图像缓存的L2RAM容量只有256K字节，不能缓存下一幅完整图像，因此设计了两个128K的缓存用来做乒乓接收，在C步骤中构建一个SR1每传输完128K字节产生一个脉冲信号8-11 (go_gp17_S)，该信号通过GP1输出到DSP中，作为DSP进行乒乓切换的中断源。
[0111]E、在D步骤中，当Ping部分在接收SR1数据时，通过DMA的方式将Pong中的数据从L2RAM读走输出到DDR2中。从L2RAM数据到DDR2的数据读走数率为3.2Gbps，该速率大于SR1写入L2RAM的速率。所以可以保证传输过程中L2RAM不会发生溢出。
[0112]F、重复A道E的步骤，可以实现源源不断的光纤图像数据到DSP外部DDR2的缓存。从各级缓存数据传输速率可以看出，光纤数率小于SR1速率，SR1速率小于L2RAM搬运到DDR2速率，使用上述多级缓存模式可以实现实时背景图像的输入。
[0113]整个播放器的图像播放功能从外部来看，每次播放输出一帧图像。从内部来看,每次输出开始由DSP发出图像开始信号，然后将图像分成很多小块，逐次将每小块数据通过SR1发送到FPGA内部FIFO中，再将FIFO内的图像数据通过包格式转换，把包格式数据发送到GTP端口上。这样图像数据就源源不断地从DDR2上的原始格式转换到光纤上的包格式数据。完成每帧图像的播放输出。
[0114]本发明的采用FPGA和DSP实现的仿真图像播放器还设计了一种多级乒乓切换的高速仿真图像数据输出方法。图9为本发明实施例中采用FPGA和DSP实现的仿真图像播放器多级乒乓切换的输出控制逻辑图。如图9所示，主机上的仿真图像数据首先通过网络发送到装置的DSP上的一大块连续DDR2存储器中，即图9中的9_12(DDR2_图像流区域)，该图像流为图像的压缩格式，以便提高缓存的相对容量，图像解压缩目标区域为9-ll(DDR2_L00PA或DDR2_L00PB)。启动仿真图像输出后，图像数据从9_11 (DDR2_L00PA或DDR2_L00PB)中不断地切换输出到DSP的内部9-10 (L2RAM_a*L2RAM_b)上。然后9_9 (SR10控制器)将
9-10 (L2RAM_a或L2RAM_b)中的图像块数据通过图9中的9_7 (treq_data)的32位数据线发送到9-13 (FIFO)中，输出有效信号为9-6(treq_vld_n信号)，9_2(GTP缓存控制器)根据FIFO的状态，当FIFO内字节数到达2k字节后，便开始往GTP端口输出FIFO中的数据。这样通过DSP程序控制SR1控制器，不停地把DDR2上的图像流数据发送到外部SFP光纤上，从而实现了的高速仿真图像数据输出。
[0115]本发明的采用FPGA和DSP实现的仿真图像播放器还设计了一种缓存循环队列模式进行图像输入叠加输出的仿真方法。图10为本发明实施例中采用FPGA和DSP实现的仿真图像播放器图像播放循环队列结构图。如图10所示，将DSP的10-4(DDR2存储器)分割成三个功能循环的区域如图 10 中的 10-1 (DDR2_L00P0)、10-2 (DDR2_L00P1)、10-3 (DDR2_L00P2)。整个循环仿真过程如下:
[0116]A、在FPGA中，通过光纤图像接收解析模块，解析出帧头信号。通过GP1输出到DSP中作为图像帧头信号中断源。该中断用来初始化若干变量，图像帧号(FRAME_CNT)统计坐坐寸寸ο
[0117]B、光测设备背景图像通过光纤接口(2.5Gbps)进来，在FPGA内部进行光电转换，通过DSP与FPGA之间的SR1接口(3.125Gbps)把图像数据输入到DSP的内核缓存(L2)中，接着把L2中的图像数据通过DMA方式传到DSP的外部DDR2中，一帧图像要经过若干次这样的传输完成采集工作，也就是上述多级缓存模式的工作方法。此时采集占用区域为10-3 (DDR2_L00P2)，此时该区域的功能标记为10-10 (DDR2_RECV)。保存了当前正在接收到的背景图像。
[0118]C、虚拟目标图像与背景图像的叠加合成处理也在DDR2中进行，此时占用区域为10-1 (DDR2_L00P0)，此时该部分 DDR2 的功能标记为 10-8 (DDR2_ADD)。该 10-1 (DDR2_L00P0)
中的背景图像是上一帧的背景图像。
[0119]D、同时，经过叠加处理后的图像信息在外部DDR2的区域10_2 (DDR2_L00P1)上，此时该区域功能标记为10-9 (DDR2_SEND)。这里的背景图像相对当前帧来说，已经是上上帧的背景图像。DSP首先从10-2 (DDR2_L00P1)中分批传输图像到L2中，再通过SR1接口把L2的数据发送到FPGA，在FPGA中实现电光转换发送出去。
[0120]E、上面分别描述了仿真播放器工作的三个过程，即实时图像采集、虚拟对象叠加、仿真图像发送，三个过程并行执行。FPGA上的光纤模块，光纤输入和输出是独立的物理通道，FPGA和DSP之间SR1接口的接收和发送是独立的物理通道。从而保证了图像的采集和发送在FPGA端口上是独立不相关的。
[0121]F、上述过程是以帧中断作为同步关系，通过FRAME_CNT除以3的余数来实现缓存队列的切换，当余数为 O 时，10-3(DDR2_L00P2)映射成 10-10 (DDR2_RECV)，10-1 (DDR2_L00P0)映射成 10-8(DDR2_ADD)，10-2(DDR2_L00P1)映射成 10-9 (DDR2_SEND)。
[0122]G、下一帧中断来时，FRAME_CNT 加 1，余数为 1，10-3 (DDR2_L00P2)映射成(DDR2_ADD), 10-1 (DDR2_L00P0)映射成(DDR2_SEND)，10-2 (DDR2_L00P1)映射成(DDR2_RECV)。
[0123]H、又一帧中断来时，FRAME_CNT 加 1，余数为 2，10-3 (DDR2_L00P2)映射成(DDR2_SEND), 10-1(DDR2_L00P0)映射成(DDR2_RECV),10-2(DDR2_L00P1)映射成 10-9(DDR2_ADD)。
[0124]1、再一帧中断来时，FRAME_CNT加1，余数为0，10-3 (DDR2_L00P2)映射成10-10 (DDR2_RECV), 10-1 (DDR2_L00P0)映射成 10-8 (DDR2_ADD)，10-2 (DDR2_L00P1)映射成10-9 (DDR2_SEND)。此时就是步骤F，这样实现从F到H的周而复始的循环切换。
[0125]本发明实施例的采用FPGA和DSP实现的仿真图像播放器实现高速图像接收、缓存和发送过程如下:接收数据时，该图像播放器将从光纤接口输入数据传输到FPGA的GTP模块，图像数据接收控制逻辑器再将GTP数据解析缓存到内部FIFO中，然后通过SR1控制器，将FIFO内部的数据传输到SR1的远端，即DSP的内部RAM中，并在传输一定的数据量后发送中断到DSP端口通知DSP数据到达，DSP在收到通知中断后，从内部RAM中把数据搬运到外部DDR2存储器上，在一帧内，把每次搬运来的数据拼接成一幅完整的图像缓存在DDR2上。发送图像数据时，该图像播放器首先从DSP的DDR2空间把数据搬运到内部RAM上，再通过SR1端口，把数据发送到FPGA的内部FIFO中，FPGA的FIFO在达到一定的数据量后自动启动读取操作，从FIFO中输出的数据被输送到GTP的输出端口，通过GTP把数据发送到光纤接口 SFP上，实现图像数据的发送。
[0126]为了更好的描述本发明实施方式所属的方法和步骤，现结合在附图来对本发明的【具体实施方式】进行说明:
[0127]实施例1:本实施例以图像播放器输出为例，本发明的【具体实施方式】提供一种基于FPGA和DSP实现的仿真图像播放器的高速数据接收、缓存和发送。本实例的技术场景为，测试仿真图像从网络SFP接口进入装置，在DSP的DDR2上进行缓存，然后通过FPGA的SFP端口发送出来。即实现计算机上的仿真图像数据，通过网络发送到的装置上，再通过该装置的光纤接口发送到光测图像检测系统中。
[0128]本实施例中的一种基于FPGA和DSP实现的仿真图像播放器的高速数据收发功能模块包括:电源采用5V直流电输入，FPGA芯片，FPGA加载，FPGA存储模块，高速数据缓存单元，高速数据输入端口，SR1接口，SFP接口，网络接口。为了叙述方便，本实例中FPGA选用 XILINX 公司的 Virtex-5(XC5VLX110T-FF1136)，XC5VLX110T-FF1136 的结构和特性可以参见XILINX公司提供的技术手册，当然在实际情况下也可以选择其它型号的FPGA。DSP选择TI公司的TMS320C6474，外部数据接收采用网络SFP接头，以插排的形式接入DSP，外部数据发送采用光纤SFP接头，以插排的方式接入FPGA。在DSP端的存储器采用两片美光半导体的MT47H64M16 (8Bank*8M*16bit) DDR2SDRAM，总容量为256MB，实际运行频率设定为625MHz。在FPGA内部编程实例化一个SR1核和一个MGT核，SR1核实现FPGA芯片与DSP芯片之间进行3.125Gps的数据传输，MGT核实现FPGA内部数据以2.5Gbps的速度传输到光纤SFP插头实现图像的串行输出。
[0129]本实例中的一种基于FPGA和DSP的高速仿真图像播放器实现方法，包括以下步骤:
[0130]1.检查好板卡各个接口连线是否正确，各个插线到位与否，在确定无误后，板卡上电。
[0131]2.上电后，FPGA读取存在FLASH-R0M中的FPGA程序代码，将FPGA配置好。
[0132]3.DSP上电，处在网络启动模式下。等待主机加载DSP程序。
[0133]4.在主机端通过网络方式，采用UDP协议把DSP代码加载到DSP上并启动。
[0134]5.DSP启动后，运行与主机通讯的TCP网络协议，通过该网络将要播放的仿真图像传输到装置上。
[0135]6.仿真图像输入到装置上DSP的DDR2缓存器上的DDR2_图像流区域后，等待控制命令进行播放控制。
[0136]7.发送到装置的DSP上的一大块连续DDR2存储器中的图像数据流保存在图中的DDR2_图像流区域，该图像流为图像的压缩格式，压缩格式采用游程编码的方法，将图像的每行独立压缩，对于同一行上灰度相同的线段采用(起始地址，结束地址，灰度)的格式保存下来，压缩比大概能达到20:1，以便提高缓存的相对容量，实际使用过程中，当然还可以选择其它压缩算法。图像解压缩目标区域为DDR2_L00PA或DDR2_L00PB。启动仿真图像输出后，解压图像存往DDR2_L00PA时，那么DDR2_L00PB的图像数据便被逐块搬运到L2RAM_A或L2RAM_B上，解压图像数据目标地址不断地在DDR2_L00PA和DDR2_L00PB间不断地切换，切换过程按照图像帧头同步进行。同时，对一帧图像而言，当解压好的图像存放在DDR2_LOOPB上时，DSP会不断地按多次块搬运到DSP的内部L2RAM_a或L2RAM_b上，搬运过程与SR1发送过程并行进行。SR1控制器负责接收从L2RAM_a或L2RAM_b中发送过来的图像块数据，这样就实现了缓存中的静态数据转换成SR1控制器内部信号线数据，然后通过图中的treq_data的32位数据线发送到GTP缓存控制器中，输出数据有效信号为treq_vld_n。GTP缓存控制器将FIFO不为空的信号t0Pr0Bd_fif0_empty连接到FIFO的读使能信号toProBd_fifo_data_rden上，这样可以实现当FIFO不为空时，便开始往GTP端口输出FIFO中的数据。这样通过DSP程序控制SR1控制器，再配合GTP缓存控制器，实现了不间断地把DDR2上的图像流数据发送到外部SFP光纤上，从而实现了高速仿真图像数据输出。
[0137]本发明实例I详细叙述了仿真图像从网络端口进入装置，保存在DSP的DDR2上，开始播放后，通过SR1端口把数据输入到FPGA缓存中，通过图像发送控制器模块将图像数据通过GTP端口发送到光纤SFP接口，实现图像的高速播放。
[0138]实例2:本实例以系统仿真为例，本发明的【具体实施方式】提供了一种采用FPGA和DSP实现的仿真图像播放器的实现高速输入、缓存、输出功能模块，本实施案例的技术场景为，仿真图像从网络SFP接口进入装置，实时相机数据从光纤SFP接口进入。
[0139]本实施例中的一种采用FPGA和DSP实现的仿真图像播放器的实现高速输入、缓存、输出功能模块与实施例1相同。
[0140]本实施例中的一种采用FPGA和DSP实现的仿真图像播放器的实现高速输入、缓存、输出，包括以下步骤:
[0141]步骤1，2，3，4，5，6与实施例1相同；
[0142]7.实时相机图像通过SFP接口，输入到GTP缓存控制器中，GTP控制器负责管理一个图像数据输入与输出FIFO。具体流程如下:
[0143]A、光纤图像接收解析模块，根据上述设计的光纤图像帧格式、包格式，解析出需要的帧头信号、帧尾信号、16位图像原始数据、原始数据有效信号。
[0144]B、在FPGA内部构建一个256K字节的FIFO缓冲区，解析出的帧头信号作为FIFO的复位信号，16位原始数据有效信号作为该FIFO的写使能，16位原始数据连接到FIFO的数据输入端口。有了这样的写逻辑后，就实现了外部光纤图像数据渊源不断输入到内部FPGA的FIFO中。但是这个FIFO的容量有限，不能保存下一幅完整的图像，因此需要下面的读FIFO逻辑来把FIFO内的数据读走。
[0145]C、构造一个读控制逻辑,读逻辑由FIFO的wr_data_count信号来决定是否对FIFO进行读取，设置门限为2K字节，即Wr_data_count大于1023后，启动SR1使能信号igen_bypass_vld_i0每次启动一次后，能够以3.125Gbps的数率传输2K字节到DSP端。在A操作中，外部原始图像数据光纤传输数率为2.5Gbps，小于读走的速率。因此到这里，FIFO就能够完整接收转移完一幅完整的图像，FIFO不会产生溢出。
[0146]D、在C步骤中，从FPGA的FIFO中读走的图像数据，通过SR1接口输出到了 DSP端的内部L2RAM中，由于可用于图像缓存的L2RAM容量只有256K字节，不能缓存下一幅完整图像，因此设计了两个128K的缓存用来做乒乓接收，在C步骤中构建一个SR1每传输完128K字节产生一个脉冲信号，该信号通过GP1输出到DSP中，作为DSP进行乒乓切换的中断源。
[0147]E、在D步骤中，当Ping部分在接收SR1数据时，通过DMA的方式将Pong中的数据从L2RAM读走输出到DDR2中。从L2RAM数据到DDR2的数据读走数率为3.2Gbps,该速率大于SR1写入L2RAM的速率。所以可以保证传输过程中L2RAM不会发生溢出。
[0148]F、重复A道E的步骤，可以实现源源不断的光纤图像数据到DSP外部DDR2的缓存。从各级缓存数据传输速率可以看出，光纤数率小于SR1速率，SR1速率小于L2RAM搬运到DDR2速率，使用上述多级缓存模式可以实现实时背景图像的输入。
[0149]8、DSP实时采集编码器数据，DSP端口上的编码器接收采用MCBSP接口，将MCBSP的管脚按照图11所示进行配置，图11为本发明实施例中采用FPGA和DSP实现的仿真图像播放器DSP芯片串行接口图。在图11中，DR引脚与FSR引脚连接在一起，作为DSPC6474的串行通信输入端。对于McBSP而言，不论外部如何连接，始终认为工作在同步方式下，DR与FSR端，当FSR检测到数据线上一帧的第一个下跳沿时，McBSP认为帧同步信号到来。McBSP的发送时钟信号CLKX，发送帧同步信号FSX，接收时钟信号CLKR都是由DSPC6474内部的采样率发生器产生。同步串口依赖3条分离的信号线(数据、帧同步和时钟)来实现数据的传输，而异步通信只是在一根信号线上进行。要用同步串口实现异步传输，需要再通过在数据的首位加入起始位和停止位，让接收方知道数据传输何时开始和停止。用McBSP实现UART的功能，除了对McBSP进行正确设置外，还要对EDMA进行设置，对MCBSP收发数据进行软件处理。EDMA实现内存到MCBSP之间的高效数据搬移，数据处理软件对待发送的数据进行编码，对收到的数据进行解码。具体的步骤如下:
[0150]A、对MCBSP进行设置，包括每个MCBSP端口对应一组控制寄存器，主要包括:串行接口控制器(SPCR)、接收/发送控制寄存器(RCR/XCR)、采样频率发生寄存器(SRGR)、引脚控制寄存器(PCR)等。其中主要实现波特率的设置和帧同步的设置以及串行通信帧相位的选择。
[0151]B、EDMA的设置，DSPC6474有64个EDMA通道，每个通道与一个事件相关联，每个事件相当于一个同步信号，由事件触发相应通道的数据传输。将接收数据事件映射到EDMA的13通道，源地址设置为存放待发数据的内存区起始地址，目的地址设置为MCBSP的数据发送寄存器(DXR)地址。
[0152]C、接收的数据处理，EDMA从DRR寄存器中读取扩展的数据，并把数据写入缓冲区，当EDMA将所有数据移入接收缓冲区后，会发中断给CPU，中断处理程序调用处理进行数据解析。
[0153]9、在完成上述仿真图像、实时相机图像、实时编码器数据后，DSP处理程序接下来就是把仿真图像中的虚拟目标叠加到实时相机的背景图像中，整个过程如下:
[0154]A、在FPGA中，通过光纤图像接收解析模块，解析出帧头信号。通过GP1输出到DSP中作为图像帧头信号中断源。该中断用来初始化若干变量，图像帧号(FRAME_CNT)统坐坐?寸寸ο
[0155]B、光测设备背景图像通过光纤接口(2.5Gbps)进来，在FPGA内部进行光电转换，通过DSP与FPGA之间的SR1接口(3.125Gbps)把图像数据输入到DSP的内核缓存(L2)中，接着把L2中的图像数据通过DMA方式传到DSP的外部DDR2中，一帧图像要经过若干次这样的传输完成采集工作，也就是上述多级缓存模式的工作方法。该部分DDR2记为DDR2_RECV。保存了当前正在接收到的背景图像。
[0156]C、虚拟目标图像与背景图像的叠加合成处理也在DDR2中进行，将该部分DDR2记为DDR2_ADD。该DD2中的背景图像是上一帧的背景图像。叠加位置通过收到的实时编码器信息和仿真目标图像中带的编码器信息计算出脱靶量。以背景图像视场中心为原点，在脱靶量的位置叠加上仿真图像目标。
[0157]D、经过叠加处理后的图像信息在外部DDR2上，该区域标记为DDR2_SEND。这里的背景图像相对当前帧来说，已经是上上帧的背景图像。DSP首先从DDR2_SEND中分批传输图像到L2中，再通过SR1接口把L2的数据发送到FPGA，在FPGA中实现电光转换发送出去。
[0158]E、上面分别描述了仿真播放器工作的三个过程，即实时图像采集、虚拟对象叠加、仿真图像发送，三个过程并行执行。FPGA上的光纤模块，光纤输入和输出是独立的物理通道，FPGA和DSP之间SR1接口的接收和发送是独立的物理通道。从而保证了图像的采集和发送在FPGA端口上是独立不相关的。
[0159]F、上述过程是以帧中断作为同步关系，通过FRAME_CNT除以3的余数来实现缓存队列的切换，当余数为O时，第一片映射成DDR2_RECV，第二片映射成DDR2_ADD，第三片映射成 DDR2_SEND。
[0160]G、下一帧中断来时，FRAME_CNT加1，余数为1，将第一片映射成DDR2_ADD，第二片映射成DDR2_SEND，第三片映射成DDR2_RECV。
[0161]H、又一帧中断来时，FRAME_CNT加1，余数为2，将第一片映射成DDR2_SEND，第二片映射成DDR2_RECV，第三片映射成DDR2_ADD。
[0162]1、再一帧中断来时，FRAME_CNT加1，余数为0，将第一片映射成DDR2_RECV，第二片映射成DDR2_ADD，第三片映射成DDR2_SEND。此时就是步骤F，这样实现从F到H的周而复始的循环切换。
[0163]本发明实施例2详细叙述了如何将获取到的实时编码器信息，以及从仿真图像中虚拟目标编码器计算出目标脱靶量。并把虚拟目标按照该脱靶量叠加到实时相机的背景图像中，最后把叠加后的合成图像发送回系统中，可以实现光测系统设备的虚拟目标仿真功倉泛。
[0164]图12为本发明另一实施例提供的采用FPGA和DSP实现的仿真图像播放器的结构图。图12所示的仿真图像播放器在上述图1所示的仿真图像播放器的基础上，引入图2、图5-图9以及图11所示实施例的附加技术特征，更加详细地介绍本发明实施例的采用FPGA和DSP实现的仿真图像播放器。具体可以参考上述图1、图2、图5-图9以及图11所示实施例的技术方案实现图12所示实施例的采用FPGA和DSP实现的仿真图像播放器的功能，详细参考上述实施例的相关记载，在此不再赘述。
[0165]本发明上述所有实施例的采用FPGA和DSP实现的仿真图像播放器，与现有技术相t匕，格式灵活，各种性能指标都比较高，能够满足专业领域的需求。本发明的仿真图像播放器FPGA内部存储器可以设置较大，用来测试电路的时序关系正确性。且本发明的采用FPGA和DSP实现的仿真图像播放器，不仅能够满足光测设备系统性能仿真测试的需求；还具备实时图像与仿真图像信息合成的功能，能实现同时输入和输出。总之，本发明的采用FPGA和DSP实现的仿真图像播放器能输出高带宽、高帧频、高分辨率的图像流数据，能满足高速实时数据流播放的需求。
[0166]本领域技术人员可以理解说明书附图只是本发明的一个优选的示意图，附图中的模块并不一定是实施本发明所必须的。
[0167]上述本发明实施案例序号仅仅是为了描述，不代表实施例的优劣。
[0168]权利要求的内容记载的方案也是本发明实施例的保护范围。
[0169]本领域普通技术人员可以理解上述实施例中提供的方法与装置的全部或者部分处理时可以通过程序或硬件完成，所属的程序可以存储与一种计算机可以读取的介质中。
[0170]终上所述，本发明【具体实施方式】提供的技术方案，利用FPGA和DSP构建的高速串行数据输入缓存输出形式，提高了数据的输入输出带宽，通过系统架构的优化，提高了高速数据传输的带宽和性能。同时减少了外围ASIC芯片和PCB面积，具有小型化，低功耗，应用广的特点。案例中阐述了解决专业领域内对仿真图像的输出方案，以及实现光测系统的检测跟踪仿真方案。
[0171]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明实施例揭露的技术范围内，可轻易想到的变化或者替换，都应涵盖在本发明的保护范围之内，因此本发明的保护范围应该以权利要求的保护范围为准。
[0172]最后应说明的是:以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【权利要求】
1.一种采用FPGA和DSP实现的仿真图像播放器，其特征在于，包括FPGA芯片、DSP芯片、闪存、DDR2存储器、千兆网模块以及光模块；所述闪存与所述FPGA芯片连接，所述闪存用于存储FPGA代码；所述DDR2存储器与所述DSP芯片连接，所述DDR2存储器用于存储仿真图像；所述FPGA芯片与所述DSP芯片连接，用于实现从所述DDR2存储器中读取图像数据发送到所述FPGA芯片对应的FPGA内部串行口上；所述光模块与所述FPGA芯片连接，用于将FPGA串行通道上的数据通过所述光模块发送到外部光纤通道；所述千兆网模块与所述DSP芯片连接，用于将外部产生的仿真图像通过所述千兆网模块和所述DSP芯片传输到所述DDR2存储器上。
2.根据权利要求1所述的采用FPGA和DSP实现的仿真图像播放器，其特征在于，所述FPGA芯片包括FPGA逻辑构建的FIFO、FPGA逻辑构建的GTP缓存控制器和FPGA逻辑构建的SR1传输控制器；所述SFP光模块用于将输入的光纤信号图像数据转换成高速串行图像数据，所述GTP缓存控制器与所述SFP光模块连接，所述GTP缓存控制器首先将高速串行图像数据转换成包格式图像数据，再解析成帧格式的图像数据，所述FIFO用于缓存256K字节的帧格式图像数据，所述SR1控制器用于将所述FIFO中的帧格式图像数据输出到所述DSP芯片的内部RAM中，所述DDR2存储用来存储一幅完整的原始仿真图像数据。
3.根据权利要求1所述的采用FPGA和DSP实现的仿真图像播放器，其特征在于，所述FPGA芯片包括FPGA逻辑构建的FIFO、FPGA逻辑构建的GTP缓存控制器、FPGA逻辑构建的SR1传输控制器、所述DSP芯片连接的DDR2存储器分成两个乒乓切换的LOOPA和L00PB，用来切换不同帧的原始仿真图像数据，所述DSP芯片内部的RAM分成L2RAM_a和L2RAM_b，用于将同一帧的原始仿真图像数据分块乒乓输出，所述SR1控制器用于接收所述L2RAM_a和所述L2RAM_b送来的原始仿真图像数据，并将该数据发送到所述FIFO中，所述FIFO用来将原始仿真图像数据封装成帧格式图像数据，所述GTP缓存控制器用于将接收到的帧格式图像数据转换成包格式图像数据，再转换成高速串行图像数据，所述SFP模块用于将高速串行图像数据转换成光纤信号图像数据输出。
【文档编号】G06F15/17GK104239271SQ201410472777
【公开日】2014年12月24日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】程波, 闫志明, 邱扬刚, 蒋平, 陈志江, 周进, 周维超 申请人:中国科学院光电技术研究所, 中国人民解放军63636部队