一种提高asic芯片寄存器访问可靠性的设计方法
【专利摘要】本发明涉及一种ASIC芯片寄存器的访问方法【技术领域】，特别涉及一种提高ASIC芯片寄存器访问可靠性的设计方法。本发明的一种提高ASIC芯片寄存器访问可靠性的设计方法，主要考虑功能复杂、功能模块众多的ASIC芯片结构的特点，采用芯片内部逻辑模块寄存器串联构建寄存器链，并与寄存器访问控制器输入、输出相连构建寄存器访问控制环的方式，实现单一寄存器访问控制器对众多功能模块的寄存器访问；并通过内部计时器控制寄存器访问控制器的带内复位、访问结果分析与控制模块控制寄存器访问控制器的带外复位，实现寄存器访问控制器的逻辑可靠性，并且占用的芯片逻辑资源较少。
【专利说明】一种提高ASIC芯片寄存器访问可靠性的设计方法
【技术领域】
[0001]本发明涉及一种ASIC (Applicat1n Specific Integrated Circuits，专用集成电路)芯片寄存器的访问方法【技术领域】，特别涉及一种提高ASIC芯片寄存器访问可靠性的设计方法。
【背景技术】
[0002]随着集成电路设计技术的飞速发展，为了满足经济社会发展的需要，ASIC芯片的设计越来越复杂，芯片性能越来越高，众多的功能模块集成于单颗ASIC芯片中，这就为芯片内部的寄存器访问方式设计技术和寄存器访问的可靠性设计技术带来挑战。
[0003]特别是在高端计算机系统核心芯片组设计领域，芯片内部集成数十个功能模块，通过单个寄存器访问控制器访问众多的内部模块寄存器，以减少芯片的内部逻辑，以及外部访问接口，这就使寄存器访问方式的设计难度增大，另外，当寄存器访问控制器发生故障时，将导致芯片内部所有模块的寄存器访问失败，这就为寄存器访问控制器的可靠性设计带来挑战。
【发明内容】
[0004]为了解决现有技术的问题，本发明提供了一种提高ASIC芯片寄存器访问可靠性的设计方法，其采用ASIC芯片片内计时器控制带内复位、片外寄存器访问结果合法性分析与访问控制模块控制带外复位的方式实现寄存器访问的高可靠性，从而提高复杂大规模集成电路芯片寄存器访问可靠性。
[0005]本发明所采用的技术方案如下:
一种提高ASIC芯片寄存器访问可靠性的设计方法，包括:
A、构建寄存器访问控制环；
B、通过核心逻辑接口实现对寄存器访问控制器的带内复位；
C、片外访问控制及访问结果分析。
[0006]方法A具体是:
ASIC芯片内部各个功能模块进行寄存器串联，构建芯片的寄存器链，寄存器链与寄存器访问控制器进行输入、输出互连，构建成寄存器访问控制环的环状结构。
[0007]方法B具体是:
ASIC芯片的核心逻辑和计时器逻辑产生内部复位信号，触发寄存器访问控制器复位，即当芯片核心逻辑访问寄存器失败时，触发寄存器访问控制器复位，而计时器逻辑则通过配置计时周期的方式定时复位寄存器访问控制器。
[0008]方法C具体是:
通过片外接口访问ASIC芯片内部寄存器信息，访问结果分析模块用来分析检测访问结果的合法性，当访问结果不合法时，触发带外访问控制模块的带外复位。
[0009]本发明的一种提高ASIC芯片寄存器访问可靠性的设计方法，主要考虑功能复杂、功能模块众多的ASIC芯片结构的特点，采用芯片内部逻辑模块寄存器串联构建寄存器链，并与寄存器访问控制器输入、输出相连构建寄存器访问控制环的方式，实现单一寄存器访问控制器对众多功能模块的寄存器访问；并通过内部计时器控制寄存器访问控制器的带内复位、访问结果分析与控制模块控制寄存器访问控制器的带外复位，实现寄存器访问控制器的逻辑可靠性，并且占用的芯片逻辑资源较少。
[0010]因此采用带内带外复位相结合的方式控制寄存器访问控制环可以有效提高ASIC芯片寄存器访问的可靠性，有效提高芯片的调试效率，降低开发周期。片内寄存器及寄存器访问控制器环是指将芯片内部众多功能模块的寄存器组串联成寄存器链，并将寄存器链的首尾与寄存器访问控制器的输入输出相连，构建成寄存器访问控制环，由此实现了单一寄存器访问控制器对众多片内寄存器组的有效访问；核心逻辑接口及计时器是指可以通过该层逻辑实现对寄存器访问控制器的带内复位，包括片内的其他核心逻辑模块和计时器模块，同时片内核心逻辑模块可通过核心逻辑接口模块实现对众多寄存器的访问，当核心逻辑模块对寄存器访问控制器发起正常访问或者带内复位时，计时器停止计时，反之，开始计时，同样，当计时器发起寄存器访问控制器带内复位时，核心逻辑模块延迟其对寄存器访问控制器的任何操作；片外访问控制及访问结果分析是指通过片外的控制模块和接口实现对芯片内部寄存器的访问，并且由访问结果分析模块分析访问结果的合法性，当访问结果不合法时，发起对寄存器访问控制器的带外复位，带外复位触发核心逻辑接口对寄存器访问控制器的带内复位。
[0011]本发明提供的技术方案带来的有益效果是:
本发明的一种提高ASIC芯片寄存器访问可靠性的设计方法构建了寄存器访问控制环，采用寄存器访问控制环的方式实现了单一寄存器访问控制器对众多片内寄存器组的访问控制，实现了 ASIC芯片内部访问控制器的带内复位和带外复位相结合的设计方法，实现了 ASIC芯片寄存器访问的可靠性，大大降低了芯片设计和调试验证的难度和复杂度，缩短了芯片调试验证的开发周期，具有很高的技术价值。
【专利附图】
【附图说明】
[0012]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本发明的一种提高ASIC芯片寄存器访问可靠性的设计方法的芯片带内带外访问控制结构图。
【具体实施方式】
[0014]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0015]实施例一
本实施例的一种提高ASIC芯片寄存器访问可靠性的设计方法，包括:
A、构建寄存器访问控制环；ASIC芯片内部各个功能模块进行寄存器串联，构建芯片的寄存器链，寄存器链与寄存器访问控制器进行输入、输出互连，构建成寄存器访问控制环的环状结构。
[0016]B、通过核心逻辑接口实现对寄存器访问控制器的带内复位；ASIC芯片的核心逻辑和计时器逻辑产生内部复位信号，触发寄存器访问控制器复位，即当芯片核心逻辑访问寄存器失败时，触发寄存器访问控制器复位，而计时器逻辑则通过配置计时周期的方式定时复位寄存器访问控制器。
[0017]C、片外访问控制及访问结果分析。通过片外接口访问ASIC芯片内部寄存器信息，访问结果分析模块用来分析检测访问结果的合法性，当访问结果不合法时，触发带外访问控制模块的带外复位。
[0018]如附图1所示，本实施例中的一种ASIC芯片带内寄存器访问控制器复位控制的方法主要包括:片内寄存器及寄存器访问控制器环(1)、核心逻辑接口及计时器(2)、片外访问控制及访问结果分析(3 )。
[0019]根据复杂ASIC芯片设计结构的特点，考虑芯片面积的设计要求，采用寄存器组串联的方式构建寄存器链，并将寄存器链的首尾与寄存器访问控制器的输入输出相连，形成复杂的寄存器访问控制环，实现了单一寄存器访问控制器对众多寄存器组的有效访问。
[0020]当寄存器访问控制器发生故障时，芯片内部所有模块的寄存器组的访问将受到限制，验证影响芯片的调试验证，甚至芯片的内部核心逻辑的寄存器访问将失败，影像芯片的正常功能，从而使系统发生验证故障，因此如何实现复杂ASIC芯片的片内寄存器访问的可靠性是集成电路设计领域的重要研宄方向，采用寄存器访问控制器的带内复位和带外复位相结合的方式可有效提高复杂ASIC芯片寄存器访问的可靠性，提高芯片设计、验证、调试的效率，缩短芯片的研制周期。
[0021]高可靠的ASIC芯片寄存器访问设计的关键技术在于如何实现逻辑量较少的寄存器访问结构，以及如何实现寄存器访问控制器的可靠运行。因此采用寄存器访问控制环的结构可有效实现寄存器访问控制器对众多逻辑模块寄存器组的有效访问，大大减少芯片设计的逻辑量。核心逻辑接口模块和计时器模块是控制寄存器访问控制器的核心，当芯片的核心逻辑通过核心逻辑接口模块对寄存器进行访问或者控制时，计时器模块停止计时，即计时器不会发起对寄存器访问控制器的复位，当核心逻辑接口模块没有对寄存器访问控制环的任何操作时，计时器开始计时，并按照设定的计时周期发起对寄存器访问控制器的带内复位，当计时器发起带内复位时，核心逻辑接口模块将延迟对寄存器访问控制器的任何操作(包括读写和复位)。片外的访问控制模块可以发起对寄存器的片外访问，包括读写控制和复位控制，对寄存器的读取信息交由访问结果分析模块进行合法性检查，当访问结果不合法时，发起片外的复位，交由片内的核心逻辑接口模块处理。基于寄存器访问控制环的实现结构和带内带外复位相结合的控制方式实现的高可靠寄存器访问控制，大大减少了复杂ASIC芯片的验证难度，提高了芯片的研制效率。
[0022]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种提高ASIC芯片寄存器访问可靠性的设计方法，包括: A、构建寄存器访问控制环； B、通过核心逻辑接口实现对寄存器访问控制器的带内复位； C、片外访问控制及访问结果分析。
2.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法A具体是: ASIC芯片内部各个功能模块进行寄存器串联，构建芯片的寄存器链，寄存器链与寄存器访问控制器进行输入、输出互连，构建成寄存器访问控制环的环状结构。
3.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法B具体是: ASIC芯片的核心逻辑和计时器逻辑产生内部复位信号，触发寄存器访问控制器复位，即当芯片核心逻辑访问寄存器失败时，触发寄存器访问控制器复位，而计时器逻辑则通过配置计时周期的方式定时复位寄存器访问控制器。
4.根据权利要求1所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，所述的方法C具体是: 通过片外接口访问ASIC芯片内部寄存器信息，访问结果分析模块用来分析检测访问结果的合法性，当访问结果不合法时，触发带外访问控制模块的带外复位。
5.根据权利要求2所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，将芯片内部众多功能模块的寄存器组串联成寄存器链，并将寄存器链的首尾与寄存器访问控制器的输入输出相连，构建成寄存器访问控制环，由此实现了单一寄存器访问控制器对众多片内寄存器组的有效访问。
6.根据权利要求3所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，片内核心逻辑模块通过核心逻辑接口模块实现对众多寄存器的访问，当核心逻辑模块对寄存器访问控制器发起正常访问或者带内复位时，计时器停止计时，反之，开始计时，同样，当计时器发起寄存器访问控制器带内复位时，核心逻辑模块延迟其对寄存器访问控制器的任何操作。
7.根据权利要求4所述的一种提高ASIC芯片寄存器访问可靠性的设计方法，其特征在于，带外复位同时触发核心逻辑接口对寄存器访问控制器的带内复位。
【文档编号】G06F17/50GK104462698SQ201410774277
【公开日】2015年3月25日 申请日期:2014年12月16日 优先权日:2014年12月16日
【发明者】王恩东, 胡雷钧, 李仁刚 申请人:浪潮电子信息产业股份有限公司