通用机器视觉算法硬件加速引擎系统的制作方法
【专利摘要】本实用新型公开了通用机器视觉算法硬件加速引擎系统，其包括：一接收待处理视频数据流的图像信号处理器；一可重配置单元，其通过MUX多路开关阵列接于图像信号处理器，该可重配置单元连接有对其进行控制的微码控制器；一供可重配置单元访问且作为外部存储器的帧缓冲器，其接有DDR控制逻辑器，该DDR控制逻辑器通过MUX多路开关阵列而连接可重配置单元，所述DDR控制逻辑器通过DMA控制器而接于CPU；其中，所述图像信号处理器、可重配置单元、微码控制器、DDR控制逻辑器通过内部AXI总线与CPU进行交互。本实用新型的有益效果是：通用机器视觉算法硬件加速引擎可以在特定的软件和硬件环境下选择最合适的算法进行运算，实现在特定限制条件下的运行最优化。
【专利说明】通用机器视觉算法硬件加速引擎系统
【技术领域】
[0001]本实用新型涉及一种通用机器视觉算法硬件加速引擎系统。
【背景技术】
[0002]对机器视觉算法的处理速度加速研究一直没有中断过，基本的方向大致有两类，一种是基于算法的改进，力图在传统的CPU上实现好的结果，另一张是使用硬件进行加速。
[0003]要在现有图像处理技术上实现计算速度的提高，采用软件算法改进是一个思路，但是却存在很大的困难，进年来，高效率的算法出现的十分缓慢，常用的算法，都是几十年前就出现了的。
[0004]采用FPGA硬件对图像处理算法进行速度进行提升十分有效，关键是FPGA硬件电路提供了大规模并行计算的可能，而图像处理本身，就是一种大规模的并行计算。采用FPGA来提升计算速度，随着FPGA芯片以及相关外围设备价格的不断降低，相对成本考虑也越来越现实了。得益于电子技术的发展和FPGA技术的使用，使得现在硬件可重复配置成为可能，这也为实现通用机器视觉算法硬件加速引擎提供了可能。
实用新型内容
[0005]本实用新型的目的就是为了解决上述问题，提供一种通用机器视觉算法硬件加速引擎系统，其利用硬件的改进而实现机器视觉算法的处理速度加速。
[0006]为了实现上述目的，本实用新型采用如下技术方案:
[0007]通用机器视觉算法硬件加速引擎系统，其包括:
[0008]一接收待处理视频数据流(11)的图像信号处理器(113)；
[0009]一可重配置单元(I 14)，其通过MUX多路开关阵列(16)接于图像信号处理器，该可重配置单元连接有对其进行控制的微码控制器(18)，此处的可重配置单元可选择诸如滤波模块；
[0010]一供可重配置单元访问且作为外部存储器的帧缓冲器(12)，其接有DDR控制逻辑器(15)，该DDR控制逻辑器通过MUX多路开关阵列而连接可重配置单元，所述DDR控制逻辑器(15)通过DMA控制器而接于CPU (111)；
[0011]其中，所述图像信号处理器(113)、可重配置单元(114)、微码控制器(18)、DDR控制逻辑器(15)通过内部AXI总线(19)与CPU (111)进行交互。
[0012]可重配置FPGA系统，该系统是在SOC芯片上的FPGA资源中实现，可以通过SOC中的CPU进行重新配置，使之适合不同的算法，也可以在不同的时刻，动态加载不同的算法；通用加速架构提供了一种机器视觉算法的通用架构，通过对机器视觉算法处理过程的抽象，把整个过程划分为不同的阶段，不同阶段核心计算模块通过动态配置完成，整个处理过程充分利用FPGA和CPU处理器的能力，进行充分的软件硬件协同设计，达到通用化机器视觉加速的目的。
[0013]可重配置系统在微码控制器的控制下协同工作，微码控制器维护一个资源使用状态空间，通过对这个状态空间的监控并配合高效的调度算法，就可以整合完成整个视觉处理过程。
[0014]通用机器视觉算法硬件加速引擎可以在特定的软件和硬件环境下选择最合适的算法进行运算，实现在特定限制条件下的运行最优化(最大速度，最低功耗等等)。
【专利附图】
【附图说明】
[0015]图1为通用机器视觉算法硬件加速引擎系统原理图。
【具体实施方式】
[0016]为了使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施例，进一步阐述本实用新型。
[0017]如图1所示，通用机器视觉算法硬件加速引擎系统(以下简称“加速引擎系统”)，其包括接收待处理视频数据流11的图像信号处理器113以及可重配置单元114、帧缓冲器12、DDR控制逻辑器15、MUX多路开关阵列16、与CPUlll内存进行交互的DMA控制器17、作为控制者控制可配置单元的运行的微码控制器18、AXI总线19，所述视频数据流11进入到该加速引擎系统，通过图像信号处理器(ISP) 113进行前期的数据插值、滤波、伽马校正、白平衡等运算。
[0018]其中，可重配置单元114通过MUX多路开关阵列16接于图像信号处理器(ISP)经过图像信号处理器(ISP) 113处理的视频数据流经过多路开关阵列进入可重配置单元114，该可重配置单元连接有对其进行控制的微码控制器18，该微码控制器动态配置为不同的机器视觉算法模块。
[0019]供可重配置单元访问且作为外部存储器的帧缓冲器12，其接有DDR控制逻辑器15，该DDR控制逻辑器通过MUX多路开关阵列而连接可重配置单元，所述DDR控制逻辑器15通过DMA控制器17而接于CPUlll。
[0020]其中，所述图像信号处理器113、可重配置单元114、微码控制器18、DDR控制逻辑器15通过内部AXI总线19与CPUlll进行交互，所有的模块以AXI总线与CPU进行交互，以此完成对可重配置单元(模块)114的数据和参数初始化工作。例如:可以将可重配置单元(模块)配置为一个滤波模块，而滤波的卷积算子则按需要进行配置。可重配置单元(模块)114是一个可配置模块阵列，所有的模块均扮演一个“生产-消费”模型，大量的数据均通过MUX多路开关阵列16进行交互，而不占用AXI总线19的时间。帧缓冲器是一个可以被所有可重配置单元(模块)访问到的外部存储器，当需要时，数据可以在DDR控制逻辑器15的作用下，完成与各个模块或者CPU之间的高速传递，其中，附图标记13、14是缓冲漏极。
[0021]机器视觉系统就是使机器具有像人一样的视觉功能，实现各种检测，判断，识别，测量等等功能。机器视觉系统通过图像采集硬件被摄取目标转换成图像信号，并传送给专用的图像处理系统，图像处理系统根据像素亮度，颜色分布等信息，进行目标特征的抽取，并进行相应的判断，进而根据结果来控制现场的设备。
[0022]通用机器视觉算法硬件加速引擎可以在特定的软件和硬件环境下选择最合适的算法进行运算，实现在特定限制条件下的运行最优化(最大速度，最低功耗等等)，本发明在SOC平台上，提供了一个可以动态配置的硬件加速的平台，用于对通用的机器视觉算法进行加速。
[0023]以上所述仅为本实用新型的优选实施方式，本实用新型的保护范围并不仅限于上述实施方式，凡是属于本实用新型原理的技术方案均属于本实用新型的保护范围。对于本领域的技术人员而言，在不脱离本实用新型的原理的前提下进行的若干改进，这些改进也应视为本实用新型的保护范围。
【权利要求】
1.通用机器视觉算法硬件加速引擎系统，其特征在于，包括: 一接收待处理视频数据流(11)的图像信号处理器(113)； 一可重配置单元(114)，其通过MUX多路开关阵列(16)接于图像信号处理器，该可重配置单元连接有对其进行控制的微码控制器(18)； 一供可重配置单元访问且作为外部存储器的帧缓冲器(12)，其接有DDR控制逻辑器(15)，该DDR控制逻辑器通过MUX多路开关阵列而连接可重配置单元，所述DDR控制逻辑器(15)通过DMA控制器而接于CPU (111)； 其中，所述图像信号处理器(113)、可重配置单元(114)、微码控制器(18)、DDR控制逻辑器(15)通过内部AXI总线(19)与CPU (111)进行交互。
2.根据权利要求1所述的通用机器视觉算法硬件加速引擎系统，其特征在于，所述可重配置单元为滤波模块。
【文档编号】G06T1/20GK204087272SQ201420573020
【公开日】2015年1月7日 申请日期:2014年10月7日 优先权日:2014年10月7日
【发明者】温培刚 申请人:上海知津信息科技有限公司