一种通讯连接装置及方法、通讯单板与流程

本发明涉及通信技术领域，尤其涉及一种通讯连接装置及方法、通讯单板。

背景技术：

目前，为了提高通信效率，大多数的通信设备都是采用高性能的处理器(cpu)来实现，但是对于高性能cpu的使用，需要特别注意在与慢速设备进行通信时，对于接口芯片的选型和时序的搭配，一般来说，为了适应较慢的外接存储器和输入输出设备，现有的处理方式是对cpu进行程序初始化设置，可由多种方式实现，目前有的方案是cpu通过内部固化程序来实现，具体的，cpu配备了内部固化的可编程存储空间，其存储的程序可以将总线周期延长，但由于受硬件条件的限制，这种扩展通常是有限的，其接口器件选型也相对的有局限性，也有通过cpu外设接口芯片进行配置的，具体的，通过cpu加载i²c、spi等接口芯片的配置程序来实现，但通过外接接口芯片的方式会增加成本。

技术实现要素：

本发明实施例提供的通讯连接装置及方法、通讯单板，以解决现有技术中，由于cpu与慢速设备时序不匹配，而导致cpu无法与bootflash匹配读取数据的问题。

为解决上述技术问题，本发明实施例提供一种通讯连接装置，包括：时序解析单元、通道管理单元、配置通道、连接通道；

所述时序解析单元外接处理器，所述连接通道外接慢速设备；

在处理器上电时，所述通道管理单元将通讯连接切换到所述配置通道，并通过所述通道管理单元将配置信息经由所述时序解析单元传送到所述处理器；

在完成配置信息的传送后，所述通道管理单元将通讯连接切换到所述连接通道，并通过所述通道管理单元将慢速设备上的信息经由所述时序解析单元加载到所述处理器。

一方面，本发明实施例还提供一种通讯单板，包括：处理器、慢速设备，以及如上所述的通讯连接装置。

另一方面，本发明实施例还提供一种通讯连接方法，包括：

在对处理器上电后，通过配置通道获取处理器的配置信息；

将所述配置信息发送至所述处理器进行配置；

在所述配置信息发送完成后，将所述处理器切换到通过连接通道与慢速设备通讯连接。

另一方面，本发明实施例还提供一种计算机存储介质，所述计算机存储介质中存储有计算机可执行指令，所述计算机可执行指令用于执行前述的通迅连接方法。

本发明的有益效果是：

根据本发明实施例提供的通讯连接装置、方法、通讯单板以及计算机存储介质，通过通道管理单元将通讯连接切换到与配置通道连接，并从配置通道中得到处理器的配置信息，通道管理单元通过时序解析单元将配置信息发送到处理上，处理器根据接收到的配置信息进行调整，使得处理器的读取速率与慢速设备的相匹配；在完成配置信息的发送后，通信管理单元将通讯连接切换到连接通道，并通过该连接通道将慢速设备上的信息经由时序解析单元加载到处理器上，从而实现了高性能处理器与慢速设备之间的通讯，通过对本发明提供的通讯连接装置的实施，通过读取配置通道中预先存储的配置信息对处理器进行调整，该配置信息用于将处理器的时序调整至与慢速设备中的存储器相匹配，解决了高性能处理器与慢速设备由于时序不匹配而无法通讯的问题，使得在调试和使用过程中具有灵活配置、更新方便的优点。

附图说明

图1为本发明第一实施例提供的通讯连接装置的结构示意图；

图2为本发明第二实施例提供的另一种通讯连接装置的结构示意图；

图3为本发明第三实施例提供的通讯单板的结构示意图；

图4为本发明第四实施例提供的通讯连接方法的流程图；

图5为本发明第五实施提供的通讯连接方法的另一种流程图。

具体实施方式

下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。

第一实施例：

本发明实施提供的通讯连接装置通过在配置通道中存储有用于调整处理器配置的配置信息，通道管理单元从配置通道中读取处理器的配置信息，并通过时序解析单元发送给处理器，处理器根据接收到的配置信息进行配置，同时将通讯管理单元切换至与连接通道连接，从而实现了高性能处理器与慢速设备之间的通讯连接，解决了现有技术中cpu与慢速设备时序不匹配的问题。

请参见图1，图1为本实施例提供的通讯连接装置的结构图，该通讯连接装置1包括：时序解析单元11、通道管理单元12、配置通道13和连接通道14，其中：

通讯连接装置1通过时序解析单元11与处理器连接，通过连接通道14与慢速设备连接；

当对处理器上电后，通讯连接装置1将通道管理单元12切换到与配置通道13通讯连接，并从配置通道13中读取处理器的配置信息发送给时序解析单元11，时序处理单元11将接收到的配置信息传输到处理器上，处理器根据配置信息进行对应的配置，使得处理的读写速率与慢速设备的相匹配；

当通讯连接装置1通过配置信息将处理器配置完成后，将通道管理单元12切换至与连接通道14通讯连接，并通过器将慢速设备上的信息经由时序解析单元11加载到处理器上。

本实施例提供的所有模块或单元还可以通过可编程逻辑器件(complexprogrammablelogicdevice，简称cpld)实现，具体的由cpld中的各逻辑配置通道相互连接来实现，还可以根据慢速设备的类型来编写配置程序代码将cpld中的各逻辑配置通道进行组合从而实现本实施例提供的通讯连接装置1的所有功能。

在本实施例中，所述连接通道14具体包括flash通道，通过flash通道将通讯连接装置1与慢速设备中的bootflash连接，通过flash通道将bootflash上的系统版本信息经由时序解析单元11加载到处理器中。

所述通道管理单元12具体是用于管理配置通道13和连接通道14，通过判断配置通道13中的配置信息是否全部被读取发送出去，若是，则将通道管理单元12切换至与连接通道14连接，使得处理器与bootflash进行通讯，处理器通过连接通道114读取bootflash上的系统版本信息。

在本实施例中，所述处理器需要从配置通道13中读取配置信息时，所述时序解析单元11具体包括预先锁存处理器的addr地址信息，通过所述配置通道13堆读取对应的配置信息，并将所述配置信息传送至处理器进行配置。

在本实施例中，通讯连接装置1还包括在通道管理单元12中设置计数器以及计数阈值，并对通道管理单元12读取配置信息的计数值与所述计数阈值进行判断，根据判断的结果调整通道管理单元12与配置通道13和连接通道之间切换通讯连接。

通过对本实施例提供的通讯连接装置1的实施，在对cpu进行上电操作时，通讯连接装置1首先需要通过时序解析单元11对cpu的localbus总线时序进行解析，配置通道13根据解析的结果配置调整处理器的配置信息，通过通道管理单元12经由时序解析单元11向处理器直接输出配置好的配置信息将cpu的读写周期延长至与慢速设备中的bootflash相匹配。

进一步的，在通道管理单元12读取配置通道13中配置信息的过程中，通道管理单元12还通过计数器计数读取配置信息的实际次数，其中，所述计数器的默认值为0，当cpu读取配置信息时，计数器的计数依次增加，当计数器的计数达到计数阈值后，直接将通道管理单元12的标志位置1，通道管理单元12切换至与连接通道14连接，使cpu的localbus总线处于和bootflash通讯的状态，同时，处理器根据读取到的配置信息将cpu的读写周期降低到能和bootflash匹配的速度。

本发明实施例提供的通讯连接装置，通过时序解析单元对处理器的总线时序进行分析，通过配置通道把处理器的配置信息发送给处理器，并根据配置信息对处理器的读写速率进行调整，使得处理器能和慢速设备进行正常的通讯连接；具体的通过通道管理单元将通讯连接切换至与配置通道连接，并通过其将处理器的配置信息经由时序解析单元传送至处理器，在完成传送配置信息后，通道管理单元将通讯连接切换至与连接通道连接，并将慢速设备上的信息通过时序解析单元加载到处理器上，通过配置信息将处理器读写周期延长，使得cpu的读写周期与bootflash匹配，从而解决了现有技术中cpu与慢速设备时序不配的问题，实现了通讯连接装置的灵活配置，快速实现cpu与慢速设备的通讯，由于通讯连接装置提供的所有单元可以通过单板中的cpld逻辑器件来实现，进一步地可以省去额外配置芯片，这样也降低了硬件成本。

第二实施例：

请参见图2，图2为本实施提供的通讯连接装置的另一种结构图，该装置包括时序解析单元11、通道管理单元12、配置通道13、连接通道14和配置单元15，其中，

时序解析单元11外接处理器，连接通道14外接慢速设备；在处理器上电时，通道管理单元12将通讯连接切换到配置通道14，并通过通道管理单元12将配置信息经由时序解析单元11传送到处理器；在完成配置信息的传送后，通道管理单元12将通讯连接切换到连接通道14，并通过通道管理单元12将慢速设备上的信息经由所述时序解析单元11加载到所述处理器，所述配置单元15与配置通道13连接，用于存储处理器的配置信息。

在本实施例中，所述配置单元15具体可以设置于通讯连接装置1内部，也可以设置于通讯连接装置1外部，设置可以是单板上的存储单元。

在本实施例中，具体的所述时序解析单元11与处理器的总线连接，通过总线获取处理器的时序信息，时序解析单元11对接收到的时序解析处理器的读写速率，根据处理器的读写速率与慢速设备的差值，设置调整指令，将所述调整指令存储于配置单元15中，当对处理器进行上电时，处理器通过发送读取请求，时序解析单元11根据读取请求解析出地址锁存信号ae、片选cs、读oe、写wr、地址addr、数据data等等的信号，解析上述的信息，具体是通讯连接装置1根据cpu的选型加载对应的cpu芯片手册，通过cpu芯片提供的localbus总线时序图通过逻辑代码实现，当解析得到的cpu总线ale信号为低电平时，通讯连接装置1输出信号锁存cpu的add地址信息，同时cs、oe信号为低电平时，配置通道13根据addr地址信息从配置单元15中读取对应的data，该data为调整cpu的调整指令，并通过通道管理单元12和时序解析单元11发送给cpu，最后cpu根据接收的调整指令进行配置调整。

在本实施例中，进一步地在通道管理单元12中设置有一个标志位cnt_flag，cnt_flag标记位值依据对cpu预设定的配置次数是否完成来设定，也即是cpu接收配置信息的次数，当对cpu的寄存器配置越复杂，配置次数会越多。其中，通道管理单元12在配置通道和连接通道之间的切换具体是根据标志位cnt_flag的置位是0还是1来进行切换，优选的，装置默认的置位值为0，且对应的是配置通道13、当置位值为1时对应的是连接通道，也即是flash通道。当通道管理单元12通过配置通道13读取配置单元15中的处理器配置信息完成后，通道管理单元12将cnt_flag标志位置为1，并将其切换至与flash通道连接，从而实现处理器通过flash通道与bootflash进行通讯。

在本实施例中，在通道管理单元12加载到的cpu芯片手册中通常会提供可配置的内部寄存器地址和相关配置信息，配置信息通常包括有cpu总线接口速率、端口分配、内核频率等，配置单元15根据配置信息设置调整指令，该调整指令为将cpu的配置信息调整至与慢速设备bootflash相匹配，该调整指令具体存储于配置单元15中，例如，存储用于降低cpu总线接口速率的调整指令。当cpu上电后cpu总线从配置单元15中读取调整指令，cpu会根据读到的配置信息对cpu内部相关寄存器进行配置，从而达到延长总线读写周期、降低到能和bootflash匹配的速度，同时，在配置完成后，通道管理单元12将其切换至与连接通道连接。

第三实施例：

请参见图3，图3为本实施例提供的通讯单板的结构图，该通讯单板3包括处理器31、慢速设备32和通讯连接装置1，其中，所述通讯连接装置1用于给处理器提供配置信息，处理器31根据通讯连接装置1提供的配置信息进行配置，当配置完成后，通过通讯连接装置1将处理器31与慢速设备32连接，使得处理器31与慢速设备中的bootflash的读写速率相匹配。

在本实施例中，具体的，通过通讯连接装置1中的通道管理单元12将通讯连接切换至配置通道13，并通过通道管理单元12将配置信息经由时序解析单元11传送到处理器，处理器31根据时序解析单元11发送过来的配置信息进行配置，当配置完成后，向通讯连接装置1反馈配置完成的信息，通道管理单元12根据处理器31反馈的信息进行通道的切换，具体的，将通道管理单元12从配置通道13切换到连接通道14与连接，并通过连接通道14将慢速设备上的信息经由时序解析单元11加载到处理器31。

在本实施例中，时序解析单元11对处理器31的localbus总线时序进行解析，通过配置单元15提供的模拟地址和配置信息来对处理器31进行配置。也就是通过通讯连接装置1直接输出配置信息对处理器31的读写周期延长，然后处理器31的读写周期与bootflash匹配。

在本实施例提供的通道管理单元12内部还设置有计数器，并对计数器设置计数阈值，上电初始时计数器默认值0，计数器的标记位默认为0。当对处理器31读取配置信息时，计数器的计数随着读取配置信息的次数依次增加，当计数器计满时，通道管理单元12将计数器中的标记位置为1，通道管理单元12切换通道，使处理器31总线处于和bootflash通讯的状态。

配置单元15提供配置信息和模拟的总线地址addr，配置信息由多个字节组成，需要多个处理器31读写周期完成。每读取一次计数器就加1，配置完成时标记位置为1，同时处理器31读写周期降低到能和bootflash匹配的速度，通道管理单元12则切换开关到flash通道，处理器31总线与bootflash正常通讯。

在本实施例中，通讯单板3中的通讯连接装置1具体可以通过单板中的cpld来实现，优选的，通过编写程序代码将cpld中的各个逻辑单元组合连接来实现本实施例中的通讯连接装置1的各单元所实现的功能，使用单板上的cpld存放编写好的配置代码，在对处理器31上电后，处理器31直接从cpld中读取对应的配置代码将cpld中的各逻辑单元进行组合连接，这样既可以省去额外地外接接口配置芯片，也可以降低在设计通讯单板时的硬件设计成本。

第四实施例：

请参见图4，图4为本实施例提供的通讯连接方法的流程图，该方法的处理步骤具体包括：

s401，在对处理器上电后，通过配置通道获取配置信息。

在该步骤中，所述配置信息具体为对处理器的总线接口速率调整指令，通讯连接装置依据cpu芯片手册提供的localbus总线时序图通过逻辑代码进行时序的分析，当cpu总线ale信号为低时，锁存cpu的addr地址信息，当cs、oe信号为低时，通过配置单元把addr地址对应的data调整指令信息提供给cpu。

在本实施例中，在对处理器上电后，还包括获取所述处理器的配置请求，根据所述配置请求设置处理器的配置信息，并存储于所述配置单元中；在对cpu的时序进行分析时，具体是根据通讯连接装置加载到的cpu芯片手册中提供的时序图以及对应的寄存器地址、相关配置信息进行解析。

s402，将所述配置信息发送至所述处理器进行配置。

在该步骤中，将配置信息发送至处理器具体包括预先锁存所述处理的addr地址信息，从所述配置通道中读取对应的配置信息，并将所述配置信息传送至所述处理器进行配置，cpu会根据读到的配置信息对cpu内部相关寄存器进行配置，从而达到延长总线读写周期、降低到能和bootflash匹配的速度。

在本实施例中，还包括设置计数器以及计数阈值，通过对读取的配置信息的计数值与所述计数阈值的判断，将处理器切换至与连接通道连接。

s403，在所述配置信息发送完成后，将所述处理器切换到通过连接通道与慢速设备通讯连接。

在该步骤中，还包括设置计数器以及计数阈值，所述计数器用于计数读取所述配置信息的实际次数，对所述实际次数与所述计数阈值进行判断，根据判断的结果实现所述处理器在所述配置通道和连接通道之间切换通讯连接。

具体的，通过计数器计数读取配置信息的实际次数，其中，所述计数器的默认值为0，当cpu读取配置信息时，计数器的计数依次增加，当计数器的计数达到计数阈值后，直接将计数器的标志位置为1，将处理器切换至与连接通道连接，使cpu的localbus总线处于和bootflash通讯的状态，同时，处理器根据读取到的配置信息将cpu的读写周期降低到能和bootflash匹配的速度。

在本实施例中，所述连接通道包括flash通道，所述flash通道外接bootflash，通过所述flash通道将bootflash上的系统版本信息经由所述时序解析单元加载到所述处理器。

在本实施例中，上述提供的通讯连接方法还可以通过直接设置程序代码的方式来实现，具体是通过将程序代码存储于单板上的cpld中，在对cpu上电后，处理器读取存储于cpld中的引导程序代码对cpu初始化配置，将cpld中的各逻辑单元相互连接，从而实现通过配置指令将cpu的读写周期延长，然后使cpu的读写周期与bootflash匹配。

第五实施例：

请参见图5，图5为本实施例提供的通讯连接方法的另一种流程图，该方法的处理步骤具体如下：

s501，cpu上电初始化，读取配置指令。

s502，时序解析单元对cpu的localbus时序进行解析，通过配置单元提供的模拟地址和配置指令来对cpu进行配置。

在该步骤中，进行时序解析具体包括地址锁存信号ale、片选cs、读oe、写wr、地址addr、数据data等信号。解析依据cpu芯片手册提供的localbus总线时序图通过逻辑代码实现，当cpu总线ale信号为低时，锁存cpu的addr地址信息，当cs、oe信号为低时，通过配置单元40把addr地址对应的data配置命令信息提供给cpu，也就是通过cpld直接输出配置指令将cpu的读写周期延长，然后使cpu的读写周期与bootflash匹配。

s503，通道管理单元负责配置通道和flash通道的管理，通过判断通道管理单元内部的cnt_flag标记位值进行切换。

在本实施例中，还包括在通道管理单元内部设置有计数器，上电初始时计数器默认值0，cnt_flag标记位默认为0。当对cpu读取配置指令时，计数器计数依次增加，当计满时cnt_flag标记位置为1，通道管理单元切换通道，具体的cnt_flag标记位值依据对cpu预设定的配置次数是否完成来设定，当对cpu的寄存器配置越复杂，配置次数会越多。置位0、1分别对应配置通道、flash通道。单板加电后cnt_flag默认置位0，cpu总线使用配置通道读取配置单元40信息。读取配置单元完成后，cnt_flag标记位置位1，cpulocalbus切换到flash通道与bootflash进行通讯。

s504，配置单元在cpu要读写的addr中存放配置信息。

通常cpu芯片手册会提供可配置的内部寄存器地址和相关配置信息，常用的有总线接口速率、端口分配、内核频率等。配置单元40提供了降低cpu总线接口速率的配置指令。从步骤s503可知，cpu加电后localbus总线从配置通道读取配置信息，cpu会根据读到的配置信息对cpu内部相关寄存器进行配置，从而达到延长总线读写周期、降低到能和bootflash匹配的速度。

s505，当cpu读取完配置单元信息后，通道管理单元将通讯连接切换至flash通道，cpu通过flash通道加载bootflash系统版本信息。

在本实施例中，对于上述的处理过程可以直接通过单板上存储于cpld中的配置代码来实现，使用cpld存放配置代码可以省去额外配置芯片，这样也降低了硬件成本。

通过对本发明实施例提供的通讯连接装置及方法、通讯单板的实施，具体通过通道管理单元从配置通道中获取处理器的配置信息，并通过其将配置信息经由时序解析单元传送至处理器，对处理器进行配置，当传送完成后，将通道管理单元切换至与连接通道连接，该配置信息用于将处理器的时序调整至与慢速设备中的存储器相匹配，解决了高性能处理器与慢速设备由于时序不匹配而无法通讯的问题，使得在调试和使用过程中具有灵活配置、更新方便的优点。

进一步的，本发明与现有技术相比，本发明实施例提供的用于初始化处理器的配置信息不是固化在处理器内部，而是根据与处理器通讯的慢速设备的类型来编写的配置程序，由于目前多数单板使用cpld等逻辑器件，使用cpld存放配置程序可以省去额外配置芯片，这样也降低了硬件成本。

显然，本领域的技术人员应该明白，上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在计算机存储介质(rom/ram、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。