一种基于RS码的有限域乘法器的制作方法

本发明涉及差错控制码与通信集成电路领域，特别是涉及一种基于RS码的有限域乘法器。

背景技术：

在数据存储或数字通信系统中，为了可靠地传输或存储数字信息，必须在原有信息的基础上加入一定的冗余信息，以便使接收端能够检测并纠正错误，这就是所谓的纠错编译码。里德-所罗门(Reed-Solomon，RS)码作为一种非二进制BCH码，因其具有很强的纠正随机和突发错误的能力而被广泛地应用于数字通信、媒体存储和深空通信等领域。

在RS译码过程中，有限域乘法器是其中用到最多的一个单元，随着系统对纠错的要求越来越高，编译码器应是能适应多种应用场合，符合多种规范，这其中包括纠错能力大小、RS码型以及在特定维数有限域上定义该有限域元素的本原多项式。这一要求反映到乘法器上即要求乘法器能够不限于一个特定本原多项式，且易于扩展实现。目前，基于RS码的有限域乘法器的研究已经取得了一定进展，虽然其中一些设计方案设计思路合理，但是电路复杂，各部件间不规则的通信和繁琐的控制使之不适合VLSI设计。

技术实现要素：

本发明的目的是提供一种基于RS码的有限域乘法器，该有限域乘法器采用先计算普通的多项式乘法然后对本原多项式进行取模运算的两步实现法，与传统的基于多项式基LSB算法实现的有限域乘法器相比，采用此处独特的两步实现法不但使有限域乘法器结构规整、易于扩展和易于工程实现，而且它在速度和面积上都处于优先地位。

本发明采用如下技术方案：

一种基于RS码的有限域乘法器，其特征在于，取模运算部分由两部分组成，其中一部分是输入信号N₀,N₁,…,N_2m-2，另一部分由与门和异或门阵列连线实现，由结构相同的子层构成，共有m-1子层，每层包含m-1个与门和m个异或门；

其中N₀,N₁,…,N_2m-2是通过多项式乘法，得到结果是一个最高阶数为2m-2的乘积多项式的系数，其中，m表示两个有限域乘数的位宽；

第一个子层模块中，有m-1个与门A_1-1、A_1-2….A_1-(m-1)和m个异或门X_1-1、X_1-2、X_1-3…..X_1-m，N_2m-2输入信号端是所有与门的一个输入，本原多项式p(x)的各个系数P_i，i＝1,2,…,m-1分别是各个与门的另一个输入端；

除了第一子层外的其余各子层中，每个与门的一个输入为上一子层模块中第m个异或门X_k-m的输出，本原多项式p(x)的各个系数P_i，i＝1,2,…,m-1分别是各个与门的另一个输入端；

对于各子层的异或门来说，在第一子层中，除了第一个异或门X_1-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另一个为

N_2m-2、N_2m-3、…、N_m-1，此处k为层数，而N_m-2、N_m-3、…、N₀在第一子层不参与运算，直接传至下一层；除了第一子层外的其他子层中，除了每个子层的第一个异或门X_k-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另外一个输入来自于上一个子层的异或门X_(k-1)-(m-1)、X_(k-1)-(m-2)、…、X_(k-1)-1的输出；这里所有子层的第一个异或门X_k-1的一个输入来自于上一子层模块中第m个异或门X_k-1-m的输出，另一个输入来自于信号N_m-1-k；此处k表示子层的层数。

一种基于RS码的有限域乘法器实现法如图1所示，由两部分运算组成，第一步运算是普通的多项式乘法，第二步运算是进行取模计算，最终得出有限域乘法的结果。

所述第一步运算是普通的多项式乘法，用多项式形式表示的乘数a与乘数b做乘法，得到结果是一个最高阶数为2m-2的多项式，然后将多项式的系数N₀,N₁,…,N_2m-2作为输入信号输入到第二步运算电路即取模运算电路中。

所述第二步运算是取模计算，利用取模运算电路实现，取模运算电路由m-1个子层模块电路构成，每一个子层由m-1个与门和m个异或门构成。

与现有技术相比，本发明具有以下优点：

本发明创新地提出了一种有限域乘法器的两步实现法，其中第二步的取模计算电路由结构相同的子层构成，结构规整，易于扩展，适合工程实现，通过调节取模电路架构里的子层使得可以实现任意位宽的有限域乘法器，尤其适用于差错控制码领域如RS码的应用，可满足通信系统中VLSI设计易于实现的急切需求。

附图说明

图1是本发明有限域乘法器的结构框图；

图2是本发明有限域乘法器的一个实施例；其中：1-多项式形式表示的乘数a与b的普通乘法运算；2-给取模电路提供信号的输入信号端；3-整个取模电路；4-取模电路里的第一子层；5-取模电路里的第二子层；6-有限域乘法器信号输出端；

图3是利用软件工具Modelsim对基于GF(2^3)的本发明有限域乘法器的仿真图形；

图4是本发明有限域乘法器的另一个实施例,是基于GF(2^5)的本发明有限域乘法器；其中：7-多项式形式表示的乘数a与b的普通乘法运算；8-给取模电路提供信号的输入信号端；9-整个取模电路；10-取模电路里的第一子层；11-取模电路里的第二子层；12-取模电路里的第三子层；13-取模电路里的第四子层；14-有限域乘法器信号输出端；

图5是利用软件工具Modelsim对基于GF(2^5)的本发明有限域乘法器的仿真图形；

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图，对本发明作进一步详细说明。

首先是普通的多项式乘法，得到结果是一个最高阶数为2m-2的多项式，其中，m表示两个有限域乘数的位宽，其次将这个乘积多项式对本原多项式p(x)进行取模运算，所得到的余式系数就是有限域乘法的最终结果。

所述的普通的多项式乘法是实现有限域乘法器的第一步，获得的多项式的各个系数为N₀,N₁,…,N_2m-2。

所述的取模运算是实现有限域乘法器的第二步。

所述的取模运算部分采用一种新的电路架构，由两部分组成，其中一部分是输入信号N₀,N₁,…,N_2m-2，另一部分由与门和异或门阵列连线实现，由结构相同的子层构成，共有m-1子层，每层包含m-1个与门和m个异或门。

所述的取模运算电路部分的每层中，每个与门的一个输入为该层的源信号，另一个输入为本原多项式p(x)的各个系数P_i，i＝1,2,…,m-1，由于P₀一般都是1，故而每个子层的与门数量其实是m个，只是省去了一个而成为m-1个与门。

所述的取模运算电路部分的每层中，对于第一子层中，除了第一个异或门X_1-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另一个为N_2m-2、N_2m-3、…、N_m-1，此处k为层数，而N_m-2、N_m-3、…、N₀在第一子层不参与运算，直接传至下一层；除了第一子层外的其他子层中，除了每个子层的第一个异或门X_k-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另外一个输入来自于上一个子层的异或门X_(k-1)-(m-1)、X_(k-1)-(m-2)、…、X_(k-1)-1的输出；这里所有子层的第一个异或门X_k-1的一个输入来自于上一子层模块中第m个异或门X_k-1-m的输出，另一个输入来自于信号N_m-1-k；此处k表示子层的层数。

图2是本发明基于GF(2^3)的有限域乘法器的一个实施例。包括：多项式形式表示的乘数a与b的普通乘法运算；给取模电路提供信号的输入信号端；整个取模电路；取模电路里的第一子层；取模电路里的第二子层；有限域乘法器信号输出端；

本实施例中的多项式形式表示的乘数a与b的普通乘法运算是本发明有限域乘法器两步实现法中的第一步，其目的就是得到一个最高阶数为4的多项式，然后将该多项式的系数当做输入信号输入到取模运算电路中，此处的取模运算是本发明有限域乘法器的第二步，目的就是把第一步得到的乘积多项式中阶数≥3的项转换为最高阶数≤2的多项式表示，合并整理后，得到一个最高阶数≤2的多项式表示的乘积结果，此乘积结果的系数就是本实施例的输出结果。

本实施例中的第二步即为取模运算，其对应的电路即为取模运算电路，由两个子层模块构成，第一个子层模块中，有两个与门A_1-1、A_1-2和三个异或门X_1-1、X_1-2、X_1-3，N₄输入信号端分别是与门A_1-1和A_1-2的一个输入，P₁和P₂分别是A_1-1和A_1-2的另一个输入端，这里P₁和P₂是本实施例对应的本原多项式x³+x+1的一次项和二次项的系数，分别为1和0，异或门X_1-1的一个输入是N₄，另一个输入是N₁，与门A_1-1的输出端连接到异或门X_1-2的一个输入端，输入信号N₂是异或门X_1-2的另一个输入端，与门A_1-2的输出端连接到异或门X_1-3的一个输入端，输入信号N₃是异或门X_1-3的另一个输入端。

本实施例取模电路的第二个子层模块中，有两个与门A_2-1、A_2-2和三个异或门X_2-1、X_2-2、X_2-3，与门A_2-1的其中一个输入来自第一子层模块中异或门X_1-3的输出，另一个输入是P₁，与门A_2-2的其中一个输入来自第一子层模块中异或门X_1-3的输出，另一个输入是P₂，异或门X_2-1的一个输入来自第一子层模块中异或门X_1-3的输出，另一个输入是输入信号N₃，异或门X_2-2的一个输入来自第二子层模块中与门A_2-1的输出，另一个输入来自第一子层模块中异或门X_1-1的输出，异或门X_2-3的一个输入来自第二子层模块中与门A_2-2的输出，另一个输入来自第一子层模块中异或门X_1-2的输出，异或门X_2-1、X_2-2、X_2-3的输出y₀、y₁、y₂分别是有限域乘数a和b相乘的最终结果。

图3是上述实施例利用软件工具Modelsim对基于GF(2^3)的本发明有限域乘法器的仿真图形，图形中的信号in1和in2就对应上述实施例里的有限域乘数a和b，信号out的从低位到高位对应上述实施例中的输出y₀、y₁、y₂，两组数据的计算结果完全正确，说明本实施例的可行性。

图4是本发明基于GF(2^5)的有限域乘法器的一个实施例。包括：多项式形式表示的乘数a与b的普通乘法运算；给取模电路提供信号的输入信号端；整个取模电路；取模电路里的第一子层；取模电路里的第二子层；取模电路里的第三子层；取模电路里的第四子层；有限域乘法器信号输出端；

本实施例中的多项式形式表示的乘数a与b的普通乘法运算是本发明有限域乘法器两步实现法中的第一步，其目的就是得到一个最高阶数为8的多项式，然后将该多项式的系数当做输入信号输入到取模运算电路中，此处的取模运算是本发明有限域乘法器的第二步，目的就是把第一步得到的乘积多项式中阶数≥5的项转换为最高阶数≤4的多项式表示，合并整理后，得到一个最高阶数≤4的多项式表示的乘积结果，此乘积结果的系数就是本实施例的输出结果。

本实施例中的第二步即为取模运算，其对应的电路即为取模运算电路，由四个子层模块构成，第一个子层模块中，有四个与门A_1-1、A_1-2、A_1-3、A_1-4和五个异或门X_1-1、X_1-2、X_1-3、X_1-4、X_1-5，N₈输入信号端分别是与门A_1-1、A_1-2、A_1-3、A_1-4的其中一个输入，P₁、P₂、P₃、P₄分别是与门A_1-1、A_1-2、A_1-3、A_1-4的另一个输入端，这里P₁、P₂、P₃、P₄分别是本实施例对应的本原多项式x⁵+x²+1的一次项、二次项、三次项、四次项的系数，分别为0、1、0、0，异或门X_1-1的一个输入是N₈，另一个输入是N₃，与门A_1-1的输出端连接到异或门X_1-2的一个输入端，输入信号N₄是异或门X_1-2的另一个输入端，与门A_1-2的输出端连接到异或门X_1-3的一个输入端，输入信号N₅是异或门X_1-3的另一个输入端，与门A_1-3的输出端连接到异或门X_1-4的一个输入端，输入信号N₆是异或门X_1-3的另一个输入端，与门A_1-4的输出端连接到异或门X_1-5的一个输入端，输入信号N₇是异或门X_1-5的另一个输入端。

本实施例取模电路的第二个子层模块中，有四个与门A_2-1、A_2-2、A_2-3、A_2-4和五个异或门X_2-1、X_2-2、X_2-3、X_2-4、X_2-5，与门A_2-1的其中一个输入来自第一子层模块中异或门X_1-5的输出，另一个输入是P₁，与门A_2-2的其中一个输入来自第一子层模块中异或门X_1-5的输出，另一个输入是P₂，与门A_2-3的其中一个输入来自第一子层模块中异或门X_1-5的输出，另一个输入是P₃，与门A_2-4的其中一个输入来自第一子层模块中异或门X_1-5的输出，另一个输入是P₄，异或门X_2-1的一个输入来自第一子层模块中异或门X_1-5的输出，另一个输入是输入信号N₂，异或门X_2-2的一个输入来自第二子层模块中与门A_2-1的输出，另一个输入来自第一子层模块中异或门X_1-1的输出，异或门X_2-3的一个输入来自第二子层模块中与门A_2-2的输出，另一个输入来自第一子层模块中异或门X_1-2的输出，异或门X_2-4的一个输入来自第二子层模块中与门A_2-3的输出，另一个输入来自第一子层模块中异或门X_1-3的输出，异或门X_2-5的一个输入来自第二子层模块中与门A_2-4的输出，另一个输入来自第一子层模块中异或门X_1-4的输出。

本实施例取模电路的第三个子层模块中，有四个与门A_3-1、A_3-2、A_3-3、A_3-4和五个异或门X_3-1、X_3-2、X_3-3、X_3-4、X_3-5，与门A_3-1的其中一个输入来自第二子层模块中异或门X_2-5的输出，另一个输入是P₁，与门A_3-2的其中一个输入来自第二子层模块中异或门X_2-5的输出，另一个输入是P₂，与门A_3-3的其中一个输入来自第二子层模块中异或门X_2-5的输出，另一个输入是P₃，与门A_3-4的其中一个输入来自第二子层模块中异或门X_2-5的输出，另一个输入是P₄，异或门X_3-1的一个输入来自第二子层模块中异或门X_2-5的输出，另一个输入是输入信号N₁，异或门X_3-2的一个输入来自第三子层模块中与门A_3-1的输出，另一个输入来自第二子层模块中异或门X_2-1的输出，异或门X_3-3的一个输入来自第三子层模块中与门A_3-2的输出，另一个输入来自第二子层模块中异或门X_2-2的输出，异或门X_3-4的一个输入来自第三子层模块中与门A_3-3的输出，另一个输入来自第二子层模块中异或门X_2-3的输出，异或门X_3-5的一个输入来自第三子层模块中与门A_3-4的输出，另一个输入来自第二子层模块中异或门X_2-4的输出。

本实施例取模电路的第四个子层模块中，有四个与门A_4-1、A_4-2、A_4-3、A_4-4和五个异或门X_4-1、X_4-2、X_4-3、X_4-4、X_4-5，与门A_4-1的其中一个输入来自第三子层模块中异或门X_3-5的输出，另一个输入是P₁，与门A_4-2的其中一个输入来自第三子层模块中异或门X_3-5的输出，另一个输入是P₂，与门A_4-3的其中一个输入来自第三子层模块中异或门X_3-5的输出，另一个输入是P₃，与门A_4-4的其中一个输入来自第三子层模块中异或门X_3-5的输出，另一个输入是P₄，异或门X_4-1的一个输入来自第三子层模块中异或门X_3-5的输出，另一个输入是输入信号N₀，异或门X_4-2的一个输入来自第四子层模块中与门A_4-1的输出，另一个输入来自第三子层模块中异或门X_3-1的输出，异或门X_4-3的一个输入来自第四子层模块中与门A_4-2的输出，另一个输入来自第三子层模块中异或门X_3-2的输出，异或门X_4-4的一个输入来自第四子层模块中与门A_4-3的输出，另一个输入来自第三子层模块中异或门X_3-3的输出，异或门X_4-5的一个输入来自第四子层模块中与门A_4-4的输出，另一个输入来自第三子层模块中异或门X_3-4的输出。异或门X_4-1、X_4-2、X_4-3、X_4-4、X_4-5的输出y₀、y₁、y₂、y₃、y₄分别是有限域乘数a和b相乘的最终结果。

图5是上述实施例利用软件工具Modelsim对基于GF(2^5)的本发明有限域乘法器的仿真图形，图形中的信号in1和in2就对应上述实施例里的有限域乘数a和b，信号out的从低位到高位对应上述实施例中的输出y₀、y₁、y₂、y₃、y₄，两组数据的计算结果完全正确，说明本实施例的可行性。

由上述图2和图4两个实施例总结而得，本发明有限域乘法器里的取模电路由结构相同的子层构成，架构规整而易于扩展，对于任意m值的GF(2^m)域乘法，本发明基于RS码的有限域乘法器实现结构可归纳如下：

整个乘法器的取模部分由与门和异或门阵列连线实现，共有m-1子层，每层包含m-1个与门和m个异或门。每层中，每个与门的一个输入为该层的源信号(其中第一层的源信号为N_2m-2，第二层至第m-1层的源信号分别为该层上一层的第一个异或门的输出)，另一个输入为本原多项式p(x)多的各个系数P_i，i＝1,2,…,m-1。而第一子层中，除了第一个异或门X_1-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另一个为N_2m-2、N_2m-3、…、N_m-1，此处k为层数，而N_m-2、N_m-3、…、N₀在第一子层不参与运算，直接传至下一层；除了第一子层外的其他子层中，除了每个子层的第一个异或门X_k-1之外，每个异或门的两个输入中一个来自于该层与门的输出，另外一个输入来自于上一个子层的异或门X_(k-1)-(m-1)、X_(k-1)-(m-2)、…、X_(k-1)-1的输出；这里所有子层的第一个异或门X_k-1的一个输入来自于上一子层模块中第m个异或门X_k-1-m的输出，另一个输入来自于信号N_m-1-k；此处k表示子层的层数，最后一个子层的异或门输出即为最后的有限域乘法器乘积结果。

对于本发明基于RS码的有限域乘法器实现方法简单易懂，尤其里面的取模电路部分结构规正而易于扩展，适合工程实现，通过调节取模电路架构里的子层使得可以实现任意位宽的有限域乘法器，尤其适用于差错控制码领域如RS码的应用，可满足通信系统中VLSI设计易于实现的急切需求。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。