一种基于低采样率高精度目标距离延时控制方法与流程

本发明属于信号处理技术，尤其是涉及一种低采样率信号条件下在可编程器件(FPGA)中设计实现高精度数字延时。

背景技术：

数字延时技术广泛应用于各类雷达和通信系统中，如雷达目标回波信号模拟系统及相控阵雷达系统等。随着雷达系统的快速发展，对测距精度要求越来越高，一些高性能雷达实际测量精度甚至达到厘米级别。在雷达模拟器的研制过程中，往往要模拟的目标距离精度达到cm级别，对应的数字延时为ns甚至ps级别。如常规基于FPGA的数字延时是通过改变FIFO(先入先出队列)长度来实现延时，现如今性能最好的可编程逻辑器件实现FIFO的速率也只有500MHz左右，即最小可模拟的数字延时精度为2ns，这在一些应用场合是远远不够的。超高速DAC速度可以达到4GSPS甚至更高，结合FPGA的多相数据处理能力和超高速DAC能达到ps级别的数字延时。

技术实现要素：

本发明所要解决的问题是，提供一种基于低采样率高精度目标距离延时控制方法，最高数字延时精度可达ps级别。

本发明为解决上述技术问题所采用的技术方案是，一种基于低采样率高精度目标距离延时控制方法，该方法采用的装置包括：ADC数据采集与处理模块、数据内插模块、高精度延时模块、DAC输出模块；其中ADC数据采集与处理模块采集模拟信号，并对采集信号进行处理转化为多相数据；数据内插模块对ADC数据采集与处理模块输出的多相数据进行内插值；高精度延时模块对数据内插模块的输出数据进行时延，最终由DAC输出模块输出延时数据；其特征在于所述高精度延时模块首先对数据内插模块的输出数据进行粗调时延，再进行微调时延；其中粗调时延的时延单元为数据内插模块处理数据的采样周期，微调时延的时延单元为DAC输出模块中DAC的采样周期。

本发明具有以下优点：采用高性能FPGA和超高速DAC器件，系统不仅能实现常规的ns级的数字延时，还可以实现ps级的数字延时，解决了常规基于FPGA的数字延时方法不能实现ps级别的数字延时。1)高精度：延时步长精度可达ps精度；2)响应时间快：改变延时响应时间只需要每相数据率的一个采样时钟。3)稳定性好：在不改变数据幅频特性的情况下实现高精度数字延时。

附图说明

图1为多相数据实现高精度延时的原理框图。

图2为实现一个微调延时单元原理框图。

图3为延时前时序图。

图4为粗延时一个单元后时序图。

图5为微延时一个单元后时序图。

具体实施方式

一种基于低采样率高精度目标距离延时控制方法，该方法采用的装置包括：ADC数据采集与处理模块、数据内插模块、高精度延时模块、DAC输出模块；其中ADC数据采集与处理模块采集模拟信号，并对采集信号进行处理转化为多相数据；数据内插模块对ADC数据采集与处理模块输出的多相数据进行内插值；高精度延时模块对数据内插模块的输出数据进行时延，最终由DAC输出模块输出延时数据；参照图1～5，本发明的实现步骤如下：

步骤1：低采样率ADC(模数转化器)采集模拟信号处理后转化为多相数据DATA(0)～DATA(N-1)。

步骤2：ADC处理后的多相数据DATA(0)～DATA(N-1)通过内插M(整数)倍后得到多相数据DATA(0)～DATA(MN-1)，当MN＝16时，时序如附图3所示。

步骤3：多相数据DATA(0)～DATA(MN-1)延时一个时钟单元得到多相数据DATA(MN)～DATA(MN+N-1)，当MN＝16时，时序如附图4所示。

步骤4：多相数据DATA(MN)～DATA(MN+N-1)经过高精度延时后得到DATA′(0)～DATA′(MN-1)。最后通过DAC转为模拟信号输出。

步骤5：粗调延时：MN相数据DATA(0)～DATA(MN-1)每延时一个时钟周期(N/fs)即可实现一个单元的粗调延时。

步骤6：微调延时：如附图2所示，若微延时一个微调单元即1/(M*fs)，依次选择多相数据DATA(1)～DATA(MN-1)，DATA(MN)作为DAC输出模块的输入，当MN＝16时序如附图5所示。同理若微延时2个微调单元，则选择DATA(1)～DATA(MN-1)，DATA(MN)，DATA(MN+1)作为DAC输出模块的输入，以此类推，总共能实现1～MN个单元的微延时。当DAC采样率M*fs等于4Gsps时，微调延时精度可达250ps。