依赖于重用时段来操作管理耗损水平的存储设备的方法与流程

本申请要求2015年9月2日提交的第10-2015-0124297号韩国专利申请的优先权，该韩国专利申请通过引用整体并入于此。

技术领域

本公开涉及一种半导体存储器。更具体地，本公开涉及一种在其中管理其耗损水平的存储设备，并且涉及用于管理存储设备的耗损水平的方法。

背景技术：

即使在未被供电的情况下，非易失性存储器也保存所存储的数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁磁性RAM(FRAM)等。

随着半导体制造技术的进步，非易失性存储器和其他存储器已经经历了越来越高程度的设备集成，从而导致了每单位面积和每单位成本的更高的存储器容量。然而，生成的规模缩小的存储器可能随着时间经过产生未预见到的操作问题，其可能使可靠性退化。通过采用耗损均衡技术可以缓解这些和其他问题，并且可以延长非易失性存储器的使用寿命，在耗损均衡技术中，跨越非易失性存储器的一个单元阵列或多个单元阵列均匀地分布擦除和重写。

技术实现要素：

根据本发明构思的示例实施例，一种用于操作包括闪速存储器的存储设备的方法包括：确定闪速存储器的所选择的存储器块的重用时段，根据所选择的存储器块的重用时段来确定快速循环权重，以及使用快速循环权重来管理所选择的存储器块的耗损均衡。

根据本发明构思的示例实施例，一种存储设备包括：闪速存储器和存储器控制器。闪速存储器包括多个存储器块。存储器控制器被配置为确定与多个存储器块之中的所选择的存储器块的重用时段相对应的快速循环权重，并且使用快速循环权重来管理所选择的存储器块的耗损均衡。

根据本发明构思的示例实施例，一种用户设备包括主机和存储设备。存储设备被配置为确定与闪速存储器中所选择的存储器块的重用时段相对应的快速循环权重，并且使用快速循环权重来管理所选择的存储器块的耗损均衡。主机通过主机接口连接到存储设备。

根据本发明构思的示例实施例，一种存储器控制器用于控制包括多个存储器块的存储器。存储器控制器包括存储器接口和处理器。接口被配置为与存储器接合。处理器被配置为经由存储器接口来控制所选择的存储器块的连续的擦除/程序操作。处理器进一步被配置为确定每个连续擦除/程序操作的重用时段，并且根据每个连续擦除/程序操作的快速循环权重来管理所选择的存储器块的耗损均衡。处理器进一步被配置为与每个相对应的重用时段的持续时间逆相关地对每个快速循环权重的值进行加权。

附图说明

参考本发明构思的非限制性实施例的附图，以下将更详细地描述本发明构思的前述和其他特征，在附图中，贯穿不同的视图，相同的附图标记指代相同的部件。附图不必按照比例，相反，对示出本发明构思的原理加以强调。在附图中：

图1是根据本发明构思的示例实施例的用户设备的框图；

图2是图1中的闪速存储器的示例的框图；

图3是图2中的存储器块的示例的电路图；

图4是图1中的存储器控制器的示例的框图；

图5是概述图4中的时间计算器的操作的流程图；

图6是概述图1中的用户设备选择要被擦除的存储器块的操作的流程图；

图7是示出了图6中所描述的存储器块的擦除数量(NOE)和快速循环数量(NOF)的概念图；

图8是示出了图7中的快速循环(FC)的发生的示例的框图；

图9是概述用于对图7中的快速循环数量(NOF)进行计数的方法的流程图；

图10是概述图9中的S350的流程图；

图11是概述图1中的存储设备依赖于重用时段来动态地控制耗损水平的方法的流程图；

图12、图13以及图14是用于描述图11的流程图的基准的表格；

图15是概述用于依赖于图1中的存储设备的重用时段来调节快速循环权重(WOF)之和的方法的流程图；

图16是示出了本发明构思的一个或多个实施例被应用到存储卡的示例的框图；

图17是示出了本发明构思的一个或多个实施例被应用到固态驱动器(SSD)的示例的框图；

图18是示出了图17中的SSD控制器的配置的示例的框图；以及

图19是示出了根据本发明构思的一个或多个实施例的存储设备被实施在电子设备内的示例的框图。

具体实施方式

现在将参考在其中示出了一些示例实施例的附图来更全面地描述示例实施例。然而，示例实施例可以被例示为许多不同形式并且不应当被解释为限于在本文中所陈述的实施例；反而，提供这些示例实施例使得本公开将是充分的和完整的，并且将本发明构思的示例实施例的范围全面地传递给本领域普通技术人员。在附图中，为了清楚，层和区域的厚度被夸大。附图中相同的参考字符和/或数字指示相同的元件，并且因此将省略对他们的描述。

如在本发明构思的领域内惯例地，可以就执行所描述的一个或多个功能而言来描述并且例示实施例。在本文中可以被称为单元或模块等的这些块由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬布线电路等的模拟电路和/或逻辑电路物理地实施，并且可以可选地由固件和/或软件驱动。例如，电路可以被例示在一个或多个半导体芯片中，或被例示在支撑诸如印刷电路板等的基底上。构成块的电路可以通过专用的硬件来实施，或通过处理器(例如一个或多个编程的微处理器和相关联的电路)来实施，或通过用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合来实施。实施例的每个块可以被划分到两个或更多个相互作用的并且离散的块中，而不背离本发明构思的范围。同样地，实施例的块可以被物理地组合为更复杂的块，而不背离本发明构思的范围。

图1是根据本发明构思的示例实施例的用户设备1000的框图。如所示地，用户设备1000包括存储设备1100和主机1200。为了被利用，存储设备1100可以经由有线连接和/或无线连接电连接到主机1200。

存储设备1100的示例包括固态驱动器(SSD)和存储卡。存储卡的示例包括个人计算机存储卡国际联合会(PCMCIA)卡、紧凑型闪速卡(CD)、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC和微型MMC)、安全数字(SD)卡(SD、迷你SD、微型SD和SDHC)、通用串行总线(USB)存储卡以及通用闪速存储(UFS)。另外，存储设备1100可以包括嵌入式存储器。嵌入式存储器的示例包括嵌入式多媒体卡(eMMC)、UFS以及新的完美页面(PPN)存储器。

存储设备1100的存储器控制器1120包括随机存取存储器(RAM)1123和时间计算器1128。在图1中，RAM 1123被示出为存储器控制1120的一部分。然而，本发明构思不限于这种方式，并且相反RAM 1123可以位于存储器控制器1120外部。

存储器控制1120响应于主机1200发出的请求或命令来控制闪速存储1110的整体操作。例如，在写入操作中，存储器控制器1120可以从主机1200接收写入命令和数据，并且将所接收的数据存储在RAM 1123中。然后，存储器控制器1120可以将在RAM 1123中所存储的数据写入到闪速存储器1110中。

RAM 1123可以被用作缓冲存储器、缓存存储器和/或工作存储器。可以使用各种RAM存储器技术中的任何一个或多个来实现RAM 1123。RAM存储器技术的示例包括动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)以及铁电性RAM(FeRAM)。

存储器控制器1120的时间计算器1128可以基于存储设备1100的局域时间和/或全局时间来进行操作，其可以使用内部时钟或从主机1200所提供的时钟来确定。这里，局域时间与从时间上的参考点起、在存储设备1100中所经过的时间相关，即关于存储设备1100的局域时间。例如，局域时间可以与从存储设备1100被供电的时间起所经过的时间相对应。另一方面，全局时间指的是包括存储设备1100的用户设备1000操作的实际时间或真实时间。例如，可以通过将存储设备1100的时间与主机1200的时间同步来确定全局时间。

时间计算器128用于例如基于或者全局时间或者局域时间来计算闪速存储器1100的重用时段(reuse period)。例如，重用时段与闪速存储器1110的之前擦除操作与当前擦除操作之间的时间间隔相对应，或与之前程序操作与当前程序操作之间的时间间隔相对应。

图2是图1中的闪速存储器1110的示例的框图。如所示地，闪速存储器1110可以包括存储器单元阵列1111、数据输入/输出(I/O)电路1112、地址译码器1113以及控制逻辑1114。

存储器单元阵列1111可以包括多个存储器块BLK1至BLKz，其各自具有多个存储器单元。存储器块BLK1至BLKz具有二维结构，其中，存储器单元被排列在与基底表面平行的屏幕中；或具有三维结构，其中，存储器单元是三维阵列，以便被堆叠在基底表面上。存储器块BLK1至BLKz可以各自与存储器单元阵列的擦除单位相对应。换言之，可以以存储器块为单位来执行擦除操作，使得存储器块的所有存储器单元同时被擦除。

数据I/O电路1112通过多个位线BL连接到存储器单元阵列1111。通常，数据I/O电路1112在控制逻辑1114的控制之下进行操作，以从外部设备接收要被写入到存储器单元阵列1111的数据DATA1，并且将从存储器单元阵列1111所读取的数据DATA1输出到外部设备。

地址译码器1113通过多个字线WL以及选择线GSL和SSL连接到存储器单元阵列1111。通常，地址译码器1113在控制逻辑1114的控制之下并且根据地址ADDR1进行操作，以将各种操作电压施加到字线WL以及选择线GSL和SSL。操作电压的示例包括程序电压、读取电压、通过电压等。地址ADDR1从存储器控制器1120(图1)被接收。

控制逻辑1114响应于从存储器控制器1120(图1)所接收的命令CMD1和控制CTRL信号，来执行闪速存储器1110的操作，诸如程序、读取以及擦除操作。例如，在程序操作期间，控制逻辑1114可以控制地址译码器1113以将程序电压提供到字线WL之中所选择的字线，并且控制数据I/O电路1112以将数据编程到连接到所选择的字线的存储器阵列1111的存储器单元中。

图3是图2中的存储器块BLK1的示例的电路图。此示例的存储器块BLK1具有三维结构，在该三维结构中，单元串的存储器单元堆叠在关于基底垂直的方向上。

参考图3，单元串CS11至CS33耦接在公共源极线CSL与位线BL1至BL3中的一个之间。如在单元串CS11处所示，单元串CS11至CS33中的每个包括串联连接的接地选择晶体管、多个存储器单元MC1至MC8以及串选择晶体管SST。

每个单元串的串选择晶体管SST连接在位线BL1至BL3中的一个与存储器单元MC1至MC8之间，并且被第一串选择线SSL1至第三串选择线SSL3中的一个门控。每个单元串的接地选择晶体管GST连接在公共电源线CSL与存储器单元MC1至MC8之间，并且被接地选择线GSL门控。接地选择线GSL可以由彼此连接的多个接地选择线构成。

存储器单元MC1至MC8分别地连接到相对应的字线WL1至WL8。同时地被编程的存储器单元的分组被称为页面(或物理页面)。通常，存储器块BLK1可以包括多个页面，其中，页面中的每个由连接到同一字线的存储器单元构成，其中，其单元串连接到同一串选择线。例如，在图3中，连接到从公共源极线CSL起在相同高度处的存储器单元(例如，MC4)的字线(例如，WL4)共同地连接到三个页面。在每单元存储多于一个比特的多层单元(MLC)的情况下，物理页面的存储器单元的每个比特位置可以被认为是逻辑页面。

图4是图1中的存储器控制器1120的示例的框图。如所示地，本示例的存储器控制器1120包括总线1121、处理器1122、随机存取存储器(RAM)1123、错误校正编码(ECC)电路1124、主机接口1125、缓冲控制电路1126以及存储器接口1127。

总线1121提供存储器控制器1120的组件之间的通信信道。总线1121可以在功能上被分离为控制总线和数据总线。在该情况下，数据总线可以在存储器控制器1120中传送数据，并且控制总线可以在存储器控制器1120中传送诸如命令和地址的控制信息。

处理器1122控制存储器控制器1120的总体操作，并且执行逻辑运算，以及通过主机接口1125与主机1200通信。在图4中，处理器1122被示出为包括时间计算器1128。时间计算器1128可以是由处理器1122所驱动的软件，或者可以是作为处理器1122的电路的一部分的硬件，或者可以是硬件和软件的组合。

处理器1122可以根据从存储器控制器1120中的非易失性存储器(例如，只读存储器，未示出)或从闪速存储器1110(参见图1)所加载的代码，来控制存储器控制器1120。。

RAM 1123可以被用作处理器1122的工作存储器、缓存存储器或缓冲存储器。RAM 1123可以存储处理器1122运行的代码和命令，或者可以存储由处理器1122所处理的数据。RAM 1123可以包括静态RAM(SRAM)。

ECC电路1124可以基于要被输出到存储器接口1127的第一数据DATA1或从主机接口1125所接收的第二数据DATA2，来生成用于错误校正的错误校正代码(例如，奇偶性)。第一数据DATA1和奇偶性可以通过存储器接口1127被提供给闪速存储器1110。ECC电路1124可以使用通过存储器接口1127所接收的第一数据DATA1和奇偶性来校正所接收的数据DATA1的错误。ECC电路1124可以被包括在存储器接口1127中。

主机接口1125被配置为根据处理器1122的控制来与主机1200通信。主机接口1125可以从主机1200接收第二命令CMD2和第二地址ADD2，并且与主机1200交换第二数据DATA2。

主机接口1125可以根据各种不同的通信协议中的任何一个来配置，诸如，USB(通用串行总线)、SATA(串行高级技术附件)、SAS(串行连接SCSI)、HSIC(高速集成电路)、SCSI(小型计算机系统接口)、火线、PCI(外围组件互联)、PCIe(快速PCI)、NVMe(快速非易失性存储器)、UFS(通用闪速存储)、SD(安全数字)、MMC(多媒体卡)以及eMMC(嵌入式MMC)。

缓冲控制电路1126被配置为根据处理器1122的控制来控制RAM 1123。缓冲控制电路1126可以将数据写入到RAM 1123中并且从RAM 1123读取数据。当RAM 1123是被布置在存储器控制器1120外部的外部RAM时，缓冲控制电路1126可以控制外部RAM 1123。

存储器接口1127被配置为根据处理器1122的控制来与闪速存储器1110通信。存储器接口1127可以将第一命令CMD1和第一地址ADDR1传送到闪速存储器1110并且与闪速存储器1110交换第一数据DATA1和控制信号CTRL。

图5是概述图4中的处理器1122的时间计算器1128的操作的流程图。当所选择的存储器块被擦除时，此示例的时间计算器1128计算闪速存储器1110的所选择的存储器块的重用时段。

在S110处，存储器控制器1120读取所选择的存储器块的擦除时间戳ETS。擦除时间戳ETS表示所选择的存储器块的之前的擦除发生的时间。例如，擦除时间戳ETS可以从所选择的存储器块的空闲存储器单元中或从元存储器块的元储器单元中读取，并且然后可以被加载到RAM 1123中。

在S120处，时间计算器1128使用擦除时间戳ETS和当前时间来计算重用时段。图5的示例的重用时段指示由擦除时间戳ETS所指示的当前擦除时间与之前擦除时间之间的时间间隔。

在S130处，时间计算器1128可以将当前时间识别为所选择的存储器块的新的擦除时间戳ETS，并且将当前时间提供给存储器控制器1120。存储器控制器1120可以将当前时间作为所选择的存储器块的新的擦除时间戳ETS加载到RAM 1123中，并且将新的擦除时间戳ETS存储在所选择的存储器块的空闲存储器单元中，或存储在元存储器块的元存储器单元中。

当图3中的存储器块BLK1的存储器单元被编程时，电荷被捕获于存储器单元的绝缘层或存储器单元周围的绝缘层中。当在存储器单元被擦除和被编程之后经过了预定的时间时，被捕获于绝缘层的电荷可以返回到原始状态。

然而，当在存储器单元被编程之后的预定时间内存储器单元被重新擦除和重新编程时，被捕获的电荷可能无法返回到原始状态并且会累积在绝缘层处。当被捕获的电荷被累积时，存储器单元可能退化。存储器单元的退化可以导致存储设备100的数据可靠性退化，并且可以导致存储设备1100的使用寿命降低。

图1中的存储设备1100可以使用重用时段来管理所选择的存储器块的快速循环数量，以降低存储器单元的退化。另外，存储设备1100可以降低存储器单元的退化，以改进存储设备1100的数据可靠性并且提高存储设备1100的使用寿命。

在下文中，从擦除(E)和编程(P)所选择的存储器块到重新擦除(E)和重新编程(P)存储器块所花的时间将被称为“重用时段”。重用时段可以被定义为从擦除存储器块到重新擦除存储器块(如图5中那样)所经过的时间，或从编程存储器块到重新编程存储器块所花的时间。

图6是概述图1的用户设备选择要被擦除的存储器块的操作的流程图。参考图6，在S210处，存储器控制器1120对闪速存储器1110的每个存储器块的擦除数量(NOE)进行确定或计数。另外，在S220处，存储器控制器1120对闪速存储器1110的每个存储器块的快速循环数量(NOF)进行确定或计数。然后，在S230处，存储器控制器1120基于存储器控制1120的每个存储器块的NOE和NOF来选择要被选择的存储器块。

当存储器块在被擦除和被编程之后的关键时间段(或参考时间段)内被重新擦除和重新编程时，快速循环被视为发生。即，当所选择的存储器块的重用时段短于关键时间段时，快速循环被视为发生。NOF指的是在对所选择的存储器块的多个连续执行的擦除操作和/或程序操作期间的快速循环的总数量。这里，术语“连续地”意味着时间上间隔开，其中，对所选择的存储器块或其他存储器块执行或不执行居间的其他操作。

图7是图6中所描述的存储器块BLK1的擦除数量(NOE)和快速循环数量(NOF)的概念图。在图7中，擦除操作(E)和程序操作(P)随着时间的通过被连续地执行。

首先参考图7的BLK1，在从对第一存储器块BLK1执行了擦除操作(E)和程序操作(P)起经过了第一时间段T1之后，可以执行另一擦除操作(E)和程序操作(P)。第一时间段T1是第一存储器块BLK1的重用时段。第一存储器BLK1的重用时段长于被用作定义快速循环的基准的关键时间TCR。即，在从对第一存储器块BLK1执行了擦除操作(E)和程序操作(P)起经过了长于关键时间TCR的第一时间段T1之后，再次执行擦除操作(E)。因此，快速循环被视为不发生在第一存储器块BLK1中。

另一方面，参考图7的BLK2，在短于或等于关键时间TCR的第二时间段T2的重用时段处，对第二存储器块BLK2连续地执行擦除操作(E)和程序操作(P)。因此，每当在第二时间段T2的重用时段处执行擦除操作(E)和程序操作(P)时，快速循环被视为发生在第二存储器块BLK2中。擦除数量(NOE)随着每个之前擦除操作而增加，而快速循环数量(NOF)随着每个快速循环的发生而增加。在图7的示例中，第一存储器块BLK1的NOE及其NOF为0。第二存储器块的NOE为3并且其NOF为3。

图8是用于参考的、进一步描述图7中的快速循环(FC)的框图。在图8中的上部示出了第一存储器块BLK1至第八存储器块BLK8。在图8中的下部，表格指示第一存储器块BLK1至第八存储器块BLK8的相关的擦除数量(NOE)和快速循环数量(NOF)。

冷数据CD可以被编程到第一存储器块BLK1至第六存储器块BLK6中。与热数据HD相反，冷数据CD指代其更新频率相对低的数据。在第一存储器块BLK1至第六存储器块BLK6中所存储的冷数据CD可以是不经常更新的保留数据。即，第一存储器块BLK1至第六存储器块BLK6的NOE被维持而不增加，并且其NOF可以被维持在为零的状态。

热数据HD可以被编程到第七存储器块BLK7和第八存储器块BLK8中，而同时冷数据CD被编程到第一存储器块BLK1至第六存储器块BLK6中。热数据HD可以在相对短的重用时段中被擦除并且被编程到第七存储器块BLK7和第八存储器块BLK8中。因此，在第七存储器块BLK7和第八存储器块BLK8中，NOE和NOF可以增加。

图9是概述用于对图7中的快速循环数量(NOF)进行计数的方法的流程图。

在S310处，存储器控制器1120擦除所选择的存储器块。

在S320处，存储器控制器1120使用所选择的存储器块的当前擦除时间和之前擦除时间来计算重用时段R/P。所选择的存储器块的擦除时间R/P可以由之前所描述的时间计算器1128来计算。

在S330处，存储器控制器1120确定所计算的重用时段R/P是否小于或等于第一关键值CR1(S330)。第一关键值CR1可以是快速循环被视为已经发生的关键时间TCR。当重用时段R/P小于或等于第一关键值CR1(是)时，流程继续到S340。

在S340处，存储器控制器1120增加所选择的存储器块的NOF。

同时，当R/P大于第一关键值CR1(否)时，流程继续到S350。

在S350处，存储器控制器120可以根据图10中所描绘的方法来管理所选择的存储器块的NOF。

在S360处，存储器控制器1120增加所选择的存储器块的NOE。

图10是概述图9中的S350的流程图。图10示出了在所选择的存储器块的当前擦除时间与之前擦除时间之间的重用时段R/P大于图9中的第一关键值CR1时，用于控制快速循环数量(NOF)的方法。

在S410处，存储器控制器1120确定所选择的存储器块的NOF是否大于零。当所选择的存储器块的NOF不大于零(否)时，所选择的存储器块的NOF未被单独地管理。当所选择的存储器块的NOF大于零时，流程继续到S420。

在S420处，存储器控制器1120确定所选择的存储器块的重用时段是否大于第二关键值CR2。第二关键值CR2可以远大于图9中的第一关键值CR1(CR2>>CR1)。第二关键值CR2可以是将被捕获于存储器单元MC的绝缘层或被捕获于存储器单元MC附近的绝缘层的电荷返回到原始状态所需的充足的时间。第二关键值CR2可以是预先确定的值或依赖于所选择的存储器块的NOF而变化的值。在S420处，当重用时段R/P大于第二关键值CR2(是)时，流程继续到S430。

在S430处，存储器控制器1120重置所选择的存储器块的NOF。即，所选择的存储器块的NOF被初始化为零。然后，完成所选择的存储器块的NOF的管理。在S420处，当重用时段R/P不大于第二关键值CR2(否)时，流程继续到S 440。

在S440处，存储器控制器1120确定所选择的存储器块的重用时段R/P是否大于第三关键值CR3。第三关键值CR3可以大于第一关键值CR1并且小于第二关键值CR2(CR1<CR3<CR2)。第三关键值CR3可以是部分地恢复被捕获于存储器单元MC的绝缘层或者被捕获于存储器单元MC周围的绝缘层的电荷所需的时间。在S440处，当重用时段R/P大于第三关键值CR3时，流程继续到S450。

在S450处，存储器控制器1120降低NOF。然后，可以完成所选择的存储器块的NOF的管理。在S440处，即使当重用时段R/P不大于第三关键值CR3(否)时，也可以完成所选择的存储器块的NOF的管理。

当重用时段短时，可以使图1中的闪速存储器1110的数据可靠性退化。因此，包括闪速存储器1110的存储设备1100管理耗损水平，使得特定的存储器块不被频繁地重用。

如果闪速存储器1110对同一存储器块执行擦除操作预定次数，则闪速存储器1110由于物理属性不再被使用。因此，闪速存储器1110执行耗损均衡操作，以防止对特定的存储器块反复地执行擦除操作。

耗损均衡可以通过闪存转译层(FTL)来执行。FTL从文件系统接收逻辑地址LA并且将所接收的逻辑地址LA转译为物理地址PA。FTL具有地址映射表，用于管理这样的地址映射操作。

耗损均衡可以通过改变逻辑块和物理块的地址映射来执行。在示例实施例中，耗损均衡可以如下地被执行。当从外部设备输入写入命令时，所有存储器块的擦除计数信息被顺序地或以规定的方式被扫描。当要存储数据文件的存储器块达到最大的规定擦除计数时，具有相对小的擦除计数的数据块的物理地址被转译，以将数据文件存储在存储器块中。存储设备1100可以按照以上方式来管理每个存储器块的耗损水平，以均匀地重用所有存储器块。

根据每个存储器块的重用时段，受制于闪速存储器1110中的每个存储器块的损害可以不同。例如，当在10秒的时段和30秒的时段中重用存储器块时，被施加到特定存储器块的损害可以不同。如果当在10秒的时段中重用存储器块时重用的数量降低，而当在30秒的时段中重用存储器块时重用的数量增加，则存储设备1100的性能可以增强，而同时保持数据可靠性。

图11至图14是概述了图1中的存储设备依赖于重用时段动态地控制耗损水平的方法的流程图和图表。在下文中，将使用图12至图14中的图表来描述用于操作图11中的存储设备1100的方法。

参考图11，在S510处，存储器控制器1120擦除所选择的存储器块。在S520处，存储器控制器1120使用所选择的存储器块的当前擦除时间(CET)和之前擦除时间(PET)来计算所选择的存储器块的重用时段R/P。所选择的存储器块的重用时段(R/P)可以由之前所描述的时间计算器1128来计算。

在S530处，存储器控制器1120基于重用时段(R/P)来确定快速循环的权重(WOF)(在下文中，还被称为“快速循环权重”)。根据每个存储器块的重用时段(R/P)，存储器控制器1120可以确定快速循环值(例如，快速循环权重之和)要被增加到的范围。

例如，如图12中的表格所示，存储器控制器1120可以依赖于重用时段(R/P)小于关键时间段TCR的量值来指派不同的快速循环权重(WOF)。在图12的示例中，在R/P小于或等于5秒的情况下，为5的WOF被指派；在R/P大于5秒并且小于或等于10秒的情况下，为3的WOF被指派；在R/P大于10秒并且小于或等于50秒的情况下，为2的WOF被指派；以及在R/P小于或等于关键时间段TRC的情况下，为1的WOF被指派。换言之，存储器控制器针对较短的持续时间的重用时段指派较大的加权值(即，较高的WOF)。换言之，存储器控制器与每个相对应的重用时段的持续时间逆相关地对每个快速循环权重的值进行加权。

返回到图11，在S540处，存储器控制器1120确定WOF之和是否大于耗损均衡阈值(TWL)。可以如图13中所示地确定WOF之和。参考图13，针对连续的程序/擦除操作所选择的存储器的R/P分别地为5秒、8秒、5秒、15秒和50秒。因为擦除数量(NOE)为1，所以NOE之和为5。应用图12的示例，WOF分别地为5、3、5、2和1，WOF之和为16。

返回到图11，当WOF之和大于TWL(是)时，流程继续到S550。

在S550处，当所选择的存储器块的WOF之和达到TWL时，存储器控制器1120对所选择的存储器块执行耗损均衡操作。当在S540处所选择的存储器块的WOF之和不大于TWL(否)时，对所选择的存储器块不执行耗损均衡操作。

在替换实施例中，当在S530处确定WOF并且获得WOF之和时，重用时段的最小值可以被应用到所有时段。例如，参考图14，因为所选择的存储器块的R/P的最小值是5秒，所以所有时段的快速循环权重(WOFm)可以是5。在这种情况下，WOFm之和可以被计算为25。

如上所述，根据本发明构思的示例实施例的存储设备1100可以依赖于重用时段来动态地管理耗损水平。即，依赖于每个存储器块的重用时段来对快速循环进行加权，以动态地管理耗损水平。因此，可以增强存储设备1100的性能而同时保持数据可靠性。具体地，在反复地使用存储设备1100的恒定区域的热点测试的情况下，重用时段可以依赖于热点测试的区域大小而变化。根据本发明构思的示例实施例，可以抑制依赖于热点测试区域的大小的性能退化。

图15是概述用于依赖于图1中存储设备1100的重用时段来调节快速循环权重(WOF)之和的方法。如果在存储设备1100中的所选择的存储器块的重用时段足够长而对数据可靠性具有轻微的影响，则通过降低WOF之和可以有效地管理耗损均衡。

在S610处，存储器控制器1120擦除所选择的存储器块。

在S620处，存储器控制器1120使用所选择的存储器块的当前擦除时间和之前擦除时间来计算所选择的存储器块的重用时段(R/P)。

在S630处，存储器控制器1120确定重用时段(R/P)是否大于第一降低阈值Trd1。第一降低阈值Trd1指的是对所选择的存储器块的数据可靠性几乎没有影响的重用时段。当重用时段(R/P)不大于第一降低阈值Trd1(否)时，不执行降低WOF之和的操作。在S630处，当重用时段(R/P)大于第一降低阈值Trd1时，流程继续到S640。

在S640处，存储器控制器1120确定重用时段(R/P)是否大于第二降低阈值Trd2。第二降低阈值Trd2指的是对所选择的存储器块的数据可靠性没有影响的足够长的重用时段。当重用时段(R/P)大于第一降低阈值Trd1并且不大于第二降低阈值Trd2(否)时，流程继续到S650。

在S650处，存储器控制器1120执行操作以将所选择的存储器块的WOF之和降低“A”。值“A”可以是预先确定的固定值，或者依赖于重用时段而变化的值。当所选择的存储器块的重用时段(R/P)大于第一降低阈值Trd1时，尽管WOF之和下降，但是对于数据可靠性没有影响。在S640处，当重用时段(R/P)大于第二下降阈值Trd2(是)时，流程继续到S660。

在S660处，存储器控制器1120将所选择的存储器块的WOF之和重置为零。当所选择的存储器块的重用时段(R/P)大于第二下降阈值Trd2时，尽管存储器控制器1120将所选择的存储器块的WOF之和重置为零，其对数据可靠性也没有影响。

存储设备1100可以降低由用户模式所导致的性能退化。例如，假定对同一地址反复地执行写入操作(即，热点写入)。具有1GB的大小的区域的重用时段可以比具有3GB或5GB的大小的区域的重用时段短大约三倍至大约五倍。根据本发明构思的示例实施例，因为依赖于重用时段来动态地执行缓慢程序操作，所以性能退化可以有效地被降低以适合存储器大小。

根据本发明构思的示例实施例的存储设备可以被应用到各种产品。根据本发明构思的示例实施例的存储设备可以不仅被实施为电子设备——诸如，个人计算机、数字计算机、摄录机、手持式电话、MP3播放器、PMP、PSP以及PDA——而且还可以被实施为存储卡、USB存储器、固态驱动器(SSD)等。

图16示出了将根据本发明构思的示例实施例的存储设备应用到存储卡的示例。如所示地，存储卡系统3000可以包括主机3100和存储卡3200。主机3100可以包括主机控制器3110和主机连接单元3120。存储卡3200可以包括卡连接单元3210、卡控制器3220以及闪速存储器3230。

主机3100可以将数据写入到存储卡3200或可以读取在存储卡3200中所存储的数据。主机控制器3110可以将命令(例如，写入命令)、由主机3100中的时钟发生器(未示出)所产生的时钟信号CLK以及数据DATA通过主机连接单元3120传送到存储卡3200。

响应于通过卡连接单元3210所接收的写入命令，卡控制器3220可以与由卡控制器3220中的时钟发生器(未示出)所产生的时钟信号同步地将数据存储在闪速存储器3230中。闪速存储器3230可以存储从主机3100所传送的数据。例如，当主机3100是数字相机时，闪速存储器3230可以存储图像数据。

图17是示出了将根据本发明构思的示例实施例的存储设备应用到固态驱动器(SSD)的示例的框图。如所示地，SSD系统4000可以包括主机4100和SSD 4200。

SSD 4200通过信号连接器4211与主机4100交换信号，并且通过电力连接器4221被供电。SSD 4200可以包括多个闪速存储器4201至420n、SSD控制器4210以及辅助电源4220。

闪速存储器4201至420n可以被用作SSD 4200的存储介质。SSD 4200可以使用闪速存储器，但是诸如PRAM、MRAM、ReRAM以及FRAM的非易失性存储器也可以被用作SSD 4200。闪速存储器4201至420n可以通过多个通道CH1至CHn连接到SSD控制器4210。一个或多个闪速存储器可以连接到一个通道。可以连接到一个通道的闪速存储器可以被连接到相同的数据总线。一个或多个闪速存储器可以连接到单个通道。连接到单个通道的闪速存储器可以被连接到相同的数据总线。

SSD控制器4210可以通过信号连接器4211向主机4100传送信号SGL或者从主机4100接收信号SGL。信号SGL可以包括例如命令、地址以及数据。SSD控制器4210可以将数据写入到闪速存储器或从闪速存储器读取数据。以下将参考图18详细地描述SSD控制器4210的内部配置。

辅助电源4220可以通过电力连接器4221连接到主机4100。辅助电源4220可以通过从主机4100接收电力PWR而被充电。辅助电源4220可以被布置在SSD 4200内部或外部。例如，辅助电源4220可以被布置在主板上并且向SSD 4200供给辅助电力。

图18是示出了图18中的SSD控制器4210的配置的框图。如所示地，SSD控制器4210可以包括非易失性存储器接口(NVM接口)4211、主机接口4212、错误校正代码(ECC)电路4213、中央处理单元(CPU)4214、缓冲存储器4215。

NVM接口4211可以将从缓冲存储器4215所传送的数据分散到通道CH1至CHn。NVM接口4211可以将从闪速存储器4201至420n所读取的数据传送到缓冲存储器4215(参见图17)。NVM接口4211可以使用闪速存储器的接口方式。即，SSD控制器4211可以根据闪速存储器的接口方式来执行程序、读取或擦除操作。

主机接口4212可以根据主机4212的协议来为SSD 4100提供接口。主机接口4212可以通过通用串行总线(USB)、小型计算机系统接口(SCSI)、快速外围组件互联(PCI)、高级技术附件(ATA)、并行ATA(PATA)、串行ATAT(SATA)和/或串行连接SCSI(SAS)与主机4100通信。主机接口4212可以执行盘仿真功能，以便主机4100将SSD 4200识别为硬盘驱动器(HDD)。

ECC电路4213可以使用被传送到闪速存储器4201至420n的数据来生成错误校正代码(ECC)。所生成的ECC可以被存储在闪速存储器4201至420n的空闲空间中。ECC电路4213可以检测从闪速存储器4201至420n所读取的数据的错误。如果所检测的错误在电容内，则ECC电路4213可以校正所检测到的错误。

CPU 4214可以分析并且处理从主机4100(参见图17)所输入的信号SGL。CPU 4213可以通过主机接口4212或NVM接口4211来控制主机4100或闪速存储器4201至420n。CPU 4214可以根据用于驱动SSD 4200的固件来控制闪速存储器4201至420n的操作。

缓冲存储器4215可以暂时地存储从主机4100所提供的写入数据或从闪速存储器所读取的数据。缓冲存储器4215可以存储要被存储在闪速存储器4201至420n中的元数据或缓存数据。在突然断电操作期间，在缓冲存储器4215中所存储的元数据或缓存数据可以被存储在闪速存储器4201至420n中。DRAM或SRAM可以被包括在缓冲存储器2415中。

图19是示出了根据本发明构思的示例实施例的存储设备5000被实施为电子设备的示例的框图。存储设备5000可以被实施为个人计算机(PC)或被实施为手持式电子设备，诸如膝上型计算机、移动电话、个人数字助理(PDA)以及数字相机。

如所示地，电子设备5000可以包括存储器系统5100、电源5200、辅助电源5250、中央处理单元(CPU)5300、随机存取存储器(RAM)以及用户接口5500。存储器系统5100可以包括闪速存储器5110和存储器控制器5120。

如上所述，根据本发明构思的示例实施例的存储设备可以依赖于重用时段来动态地管理耗损均衡。即，依赖于每个存储器块的重用时段来对快速循环进行加权，以动态地管理损耗水平。因此，存储设备的性能可以被增强而同时维持数据可靠性。

以上公开的主题将被认为是示意性的而非限制性的，并且所附的权利要求意欲覆盖落于本发明构思的精神和范围内的所有这样的修改、增强以及其他特征。因此，在法律所允许的最大范围内，本发明构思的范围将由所附权利要求及其等同物的最宽可允许解释来确定，并且不应当限制于或受限于前述详细描述。虽然已经具体地描述了一些实例实施例，但是本领域普通技术人员将理解，在其中可以进行形式上和细节上的各种改变而不背离权利要求的精神和范围。