信号处理方法、节点控制器芯片与多处理器系统与流程

本申请涉及通信领域，并且更具体地，涉及一种信号处理方法、节点控制器(Node Controller，NC)芯片与多处理器系统。

背景技术：

随着处理器工艺制程趋于量子效应的临界点，单颗处理器性能的提升越来越受到约束，在基础领域发生革新之前，未来服务器的性能增长开始由摩尔定律主导的单颗处理器集成度的提高为主过渡到由多颗处理器堆叠形成的架构创新为主。应此需求，处理能力更强的多处理器系统被开发出来，例如，对称多处理器(Symmetric Multi-Processor，SMP)系统、机群(Cluster)系统、大规模并行处理(Massive Parallel Processing，MPP)系统、非一致内存访问(Non Uniform Memory Access，NUMA)系统、以及基于高性能处理器组建的缓存一致性-非对称存储器访问(Cache Coherence Non-Uniform Memory Access，CC-NUMA)系统等。上述这些多处理器系统在一个操作系统下面，可以共享整个系统内的所有处理器和内存，可以优化和提升处理器的性能。例如，在CC-NUMA系统中，由于处理器本身的扩展能力有限，需要将处理器分成多个节点(Node)，通过节点控制器(Node Controller，NC)进行多处理器扩展，以增加并行处理的处理器个数。

在多处理器系统的研发过程中，发现处理器的部分带外杂散信需要在整个系统中进行互联。带外杂散信号指的是非业务信号，例如，具有代表性的是以下两种带外杂散信号：时间戳计数器_同步(Time Stamp Counter_Synchronization，TSC_SYNC)信号与致命错误(Catastrophic Error，CATERR)信号。TSC_SYNC信号用于处理器的时钟同步功能。CATERR信号用于处理器之间的致命错误告警功能。

在现有的多处理器系统中，通常通过将各个处理器的相关管脚与杂散板连接，来实现带外杂散信号在整个系统中的互联，该杂散板指的是用于转发杂散信号的信号板。

图1为现有技术中实现TSC_SYNC信号在多处理器系统中进行互联的硬件拓扑的示意图。如图1所示，该多处理器系统为32P系统(P表示处理器)，在该32P系统中，8个处理器(如图1中所示的8个CPU)通过无源的信号背板(Signal Backplane Board)互联构成一个8P系统，4个8P系统(如图1中所示的8P-1，8P-2，8P-3和8P-4)构成该32P系统。该32P系统通过将32个处理器的TSC_SYNC管脚通过3m长线缆与外部的杂散板进行直接互联，来实现TSC_SYNC信号在32个处理器之间的互联，从而实现32个处理器的时钟同步。图1中所示的模拟开关与电平转换模块用于实现处理器与杂散板之间的信号转换。

图2为现有技术中实现CATERR信号在多处理器系统中进行互联的硬件拓扑的示意图。图2中所示的多处理器系统也为32P系统。该32P系统通过将32个处理的CATERR管脚使用3米长线缆与外部的杂散板进行直接互联，来实现CATERR信号在32个处理器之间的互联，从而实现处理器之间的致命错误告警功能。图2中所示的模拟开关与电平转换模块用于实现处理器与杂散板之间的信号转换，延时模块用于对CATERR信号进行延时，南桥(Platform Controller Hub，PCH)用于处理经过延时模块延时处理后的CATERR信号。

从图1与图2可知，在现有技术中，通过使用杂散板与所有处理器连接来实现带外杂散信号在整个系统中的互联，由于杂散板与处理器之间需要长线缆连接，导致带外杂散信号的传输时延较大，而且，带外杂散信号经过长线缆的传输可能会出现信号变弱导致无法识别的问题。

技术实现要素：

本发明实施例提出一种信号处理方法、NC芯片与多处理器系统，能够提高带外杂散信号的传输时延，并且能够克服现有技术中带外杂散信号变弱导致无法识别的问题。

第一方面，提供一种信号处理方法，所述信号处理方法应用于多处理器系统，所述多处理器系统包括至少两个节点，每个节点包括至少一个处理器与至少一个节点控制器NC芯片，所述至少一个处理器的第一管脚与所述至少一个NC芯片的第二管脚连接，所述信号处理方法包括：第一节点的第一NC芯片检测所述第一NC芯片的第二管脚的电平状态；所述第一NC芯片根 据所述电平状态，确定业务报文，所述业务报文用于指示所述电平状态；所述第一NC芯片通过高速链路向第二节点的第二NC芯片发送所述业务报文，以使得所述第二NC芯片根据所述业务报文控制所述第二NC芯片的第二管脚的电平状态，所述高速链路为不同节点的NC芯片之间使用光纤或电缆互联的链路。

本文涉及的处理器的第一管脚指的是用于输出带外杂散信号的处理器管脚，例如可以为TSC_SYNC管脚或CATERR管脚。

可选地，所述业务报文可以为系统预设的用于指示电平状态的系统报文。可选地，所述业务报文也可以是第一NC芯片实时生成的用于指示电平状态的业务报文。在一些可能的实现方式中，所述业务报文携带用于指示电平状态的标识。

在一个节点内，由于处理器的第一管脚与NC芯片的第二管脚连接，因此，通过监测该NC芯片的第二管脚的电平状态可以获知该处理器的第一管脚的电平状态，通过控制该NC芯片的第二管脚的电平状态也可以控制该处理器的第一管脚的电平状态。

在本方案中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第一节点的第一NC芯片根据第一NC芯片的第二管脚的电平状态确定能够指示该电平状态的业务报文，然后通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得第二NC芯片根据该业务报文控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本方案能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

此外，本方案并未采用额外的杂散板，相比于现有技术，简化了多处理器系统的整机形态。

在一种可能的实现方式中，所述第一管脚为时间戳计数器_同步TSC_SYNC管脚，当所述第一NC芯片的第二管脚由高电平变换为低电平时，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平拉低；当所述第一NC芯片的第二管脚由低电平变换为高电平时，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平拉高。

应理解，当所述第一NC芯片的第二管脚由高电平变换为低电平时，表明处理器的TSC_SYNC管脚输出电平下降沿信号，当所述第一NC芯片的第二管脚由低电平变换为高电平时，表明处理器的TSC_SYNC管脚输出电平上升沿信号。

当前技术中，在进行处理器时钟同步时，要求TSC_SYNC信号(处理器的TSC_SYNC管脚的电平上升沿信号或电平下降沿信号)在500ns之内传递到系统内的所有处理器的TSC_SYNC管脚，本方案通过将TSC_SYNC信号转换为业务报文使用高速链路进行传输，可以有效降低传输时延，从而能够满足处理器时钟同步的500ns的时延要求。

在一种可能的实现方式中，在所述第一NC芯片检测所述第一NC芯片的第二管脚的电平状态之前，所述信号处理方法还包括：所述第一NC芯片确定所述第一管脚的有效电平；当所述第一管脚为低电平有效时，所述第一NC芯片将所述第一NC芯片的第二管脚常态输出高电平；当所述第一管脚为高电平有效时，所述第一NC芯片将所述第一NC芯片的第二管脚常态输出低电平。

在一种可能的实现方式中，所述第一管脚为致命错误CATERR管脚，当所述第一NC芯片的第二管脚的输出脉冲的脉冲宽度大于或等于预设阈值时，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平永久拉低；当所述第一NC芯片的第二管脚的输出脉冲的脉冲宽度小于所述预设阈值时，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平拉低并维持预设时长。

作为一种可能的实现方式，所述预设阈值大于160ns，例如所述预设阈值为280ns。所述预设时长为160ns。

当前技术中，进行处理器致命错误告警时，要求在19μm内将CATERR信号(处理器的CATERR管脚输出常低电平信号，或者处理器的CATERR管脚输出低脉冲宽度为160ns的信号)传递到多处理器系统中的所有处理器。本方案通过将CATERR信号转换为业务报文使用高速链路来传输，该业务报 文的传输时延远远小于19μm，因此，本方案能够满足处理器致命错误告警的时延要求。

在一种可能的实现方式中，所述高速链路为高速串行通道Serdes链路。

在本方案中，所述第一NC芯片向所述多处理器系统中的其他所有节点的NC芯片都发所述业务报文，在一种可能的实现方式中，所述第一NC芯片向其他节点的NC芯片广播所述业务报文。

第二方面，提供一种信号处理方法，所述信号处理方法应用于多处理器系统，所述多处理器系统包括至少两个节点，每个节点包括至少一个处理器与至少一个节点控制器NC芯片，所述至少一个处理器的第一管脚与所述至少一个NC芯片的第二管脚连接，所述信号处理方法包括：第二节点的第二NC芯片通过高速链路接收第一节点的第一NC芯片发送的业务报文，所述业务报文是根据所述第一NC芯片的第二管脚的电平状态确定的，所述高速链路为使用光纤或电缆互联的链路；所述第二NC芯片根据所述业务报文，控制所述第二NC芯片的第二管脚的电平状态。

在本方案中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第二节点的第二NC芯片通过高速链路接收第一节点的第一NC芯片发送的业务报文，该业务报文是第一NC芯片根据第一NC芯片的第二管脚的电平状态确定的，第二NC芯片根据该业务报文，控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本方案能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

此外，本方案并未采用额外的杂散板，相比于现有技术，简化了多处理器系统的整机形态。

在一种可能的实现方式中，所述第一管脚为TSC_SYNC管脚，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平拉低或将所述第二NC 芯片的第二管脚的电平拉高。

当前技术中，在进行处理器时钟同步时，要求TSC_SYNC信号(处理器的TSC_SYNC管脚的电平上升沿信号或电平下降沿信号)在500ns之内传递到系统内的所有处理器的TSC_SYNC管脚，本方案通过将TSC_SYNC信号转换为业务报文使用高速链路进行传输，可以有效降低传输时延，从而能够满足处理器时钟同步的500ns的时延要求。

在一种可能的实现方式中，所述第一管脚为CATERR管脚，所述业务报文用于指示将所述第二NC芯片的第二管脚的电平永久拉低或将所述第二NC芯片的第二管脚的电平拉低并维持预设时长。

作为一种可能的实现方式，所述预设阈值大于160ns，例如所述预设阈值为280ns。所述预设时长为160ns。

当前技术中，进行处理器致命错误告警时，要求在19μm内将CATERR信号(处理器的CATERR管脚输出常低电平信号，或者处理器的CATERR管脚输出低脉冲宽度为160ns的信号)传递到多处理器系统中的所有处理器。本方案通过将CATERR信号转换为业务报文使用高速链路来传输，该业务报文的传输时延远远小于19μm，因此，本方案能够满足处理器致命错误告警的时延要求。

在上述某些实现方式中，所述多处理器系统为32P系统，所述至少两个节点为8个节点，所述至少一个处理器为4个处理器，所述至少一个NC芯片为2个NC芯片。

第三方面，提供一种NC芯片，该NC芯片用于执行上述第一方面或第一方面的任一可能的实现方式中的方法。具体地，该NC芯片可以包括用于执行第一方面或第一方面的任一可能的实现方式中的方法的模块。

第四方面，提供一种NC芯片，该NC芯片用于执行上述第二方面或第二方面的任一可能的实现方式中的方法。具体地，该NC芯片可以包括用于执行第二方面或第二方面的任一可能的实现方式中的方法的模块。

第五方面，提供一种NC芯片，该NC芯片包括存储器和处理电路，该存储器用于存储指令，该处理电路用于执行该存储器存储的指令，并且对该存储器中存储的指令的执行使得该处理电路执行第一方面或第一方面的任一可能的实现方式中的方法。

第六方面，提供了一种计算机可读介质，用于存储计算机程序，该计算 机程序包括用于执行第一方面或第一方面的任意可能的实现方式中的方法的指令。

第七方面，提供一种NC芯片，该NC芯片包括存储器和处理电路，该存储器用于存储指令，该处理电路用于执行该存储器存储的指令，并且对该存储器中存储的指令的执行使得该处理电路执行第二方面或第二方面的任一可能的实现方式中的方法。

第八方面，提供了一种计算机可读介质，用于存储计算机程序，该计算机程序包括用于执行第二方面或第二方面的任意可能的实现方式中的方法的指令。

第九方面，提供一种多处理器系统，该多处理器系统包括第三方面提供的NC芯片和第四方面提供的NC芯片，或者该多处理器系统包括第五方面提供的NC芯片和第六方面的NC芯片。

附图说明

图1为现有技术中实现TSC_SYNC信号在多处理器系统中进行互联的硬件拓扑的示意图。

图2为现有技术中实现CATERR信号在多处理器系统中进行互联的硬件拓扑的示意图。

图3为本发明实施例的多处理器系统的硬件拓扑示意图。

图4为本发明实施例的多处理器系统的另一硬件拓扑示意图。

图5为本发明实施例的信号处理方法的示意性流程图。

图6为本发明实施例的信号处理方法的另一示意性流程图。

图7为本发明实施例的信号处理方法的再一示意性流程图。

图8为本发明实施例的NC芯片的示意性框图。

图9为本发明实施例的NC芯片的另一示意性框图。

图10为本发明实施例的NC芯片的再一示意性框图。

图11为本发明实施例的多处理器系统的示意性框图。

具体实施方式

下面将结合附图，对本发明实施例中的技术方案描述。

上文已经提及，在多处理器系统的使用过程中，发现处理器的部分带外 杂散信号需要在整个系统中进行互联。带外杂散信号指的是非业务信号，例如TSC_SYNC信号与CATERR信号。其中，TSC_SYNC信号用于处理器的时钟同步功能，CATERR信号用于处理器之间的致命错误告警功能。

为了便于理解与描述本发明实施例，下文首先描述处理器的时钟同步流程与处理器的致命错误告警流程。

1)处理器时钟同步流程。

多处理器系统中发生处理器热插拔时，会触发处理器的时钟同步。要想实现处理器的时钟同步，需要在整个系统中传输TSC_SYNC信号。在处理器的TSC_SYNC管脚为高电平有效的情况下，TSC_SYNC信号指的是处理器的TSC_SYNC管脚的电平由低电平变换为高电平，即当多处理器系统的所有处理器的TSC_SYNC管脚均由低电平变为高电平时，实现处理器的时钟同步。在处理器的TSC_SYNC管脚为低电平有效的情况下，TSC_SYNC信号指的是处理器的TSC_SYNC管脚的电平由高电平变换为低电平，即当多处理器系统的所有处理器的TSC_SYNC管脚均由高电平变为低电平时，实现处理器的时钟同步。还应理解，一个多处理器系统中所有处理器的TSC_SYNC管脚的有效电平是一致的，或者都为高电平有效，或者都为低电平有效。

下面以处理器的TSC_SYNC管脚为低电平有效为例，描述处理器的时钟同步过程：Step1，发生处理器热插拔，多处理器系统中的主处理器(始终不发生热插拔的处理器)控制其TSC_SYNC管脚的电平由高电平变换为低电平；Step2，将其余所有处理器的TSC_SYNC管脚的电平拉低，即使得多处理器系统中所有处理器的TSC_SYNC管脚均为低电平；Step3，在所有处理器的TSC_SYNC管脚均为低电平的窗口内，同步各个处理器的时钟。

现有技术是采用图1所示的方案实现Step2的，利用3米长线缆连接处理器的TSC_SYNC管脚与杂散板，主处理器产生的TSC_SYNC信号先通过3米长线缆传输到杂散板，然后杂散板再将该TSC_SYNC信号通过3米长线缆传输到其他处理器的TSC_SYNC管脚。应理解，在处理器的时钟同步过程中，TSC_SYNC信号需要在预置系统指标内(如500ns)传递到系统内的所有处理器的TSC_SYNC管脚。而如图1所示的方案，线缆延时较大，可能会导致TSC_SYNC信号到达所有处理器的TSC_SYNC管脚的时延超过系统指标(500ns)，从而导致无法实现处理器的时钟同步。

2)处理器致命错误告警流程。

多处理器系统中发生致命错误时，需要在预置周期(如19μm)内将CATERR信号传传输到每个处理器的CATERR管脚。CATERR信号传送的电平类型分为两类：1)处理器的CATERR管脚输出一个160ns的低脉冲，2)处理器的CATERR管脚永久输出低电平。处理器的CATERR管脚的默认电平状态为高电平。

下面以CATERR信号传送的电平类型为处理器的CATERR管脚输出一个160ns的低脉冲为例，描述处理器的致命错误告警过程：Step1，多处理器系统中的处理器A发生致命错误时，控制该处理器A的CATERR管脚维持160ns的低脉冲；Step2，将该160ns低脉冲的信号传递到其余所有处理器的CATERR管脚。

现有技术是采用如图2所示的方案实现Step2的，利用3米长线缆连接处理器的CATERR管脚与杂散板，例如，多处理器系统中的处理器A产生的CATERR信号通过3米长线缆传输到杂散板，然后杂散板再将该CATERR信号通过3米长线缆传输到其他处理器的CATERR管脚。应理解，发生CATERR事件时，需要将CATERR信号在19μm内传输到每个处理器的CATERR管脚。而如图2所示的方案，线缆延时较大，可能会导致CATERR信号到达所有处理器的CATERR管脚的时延超过系统指标(19μm)。此外，160ns的低脉冲信号经过两级3m长线缆以后，可能会线缆的寄生电容等因素变得无法识别。

针对上述技术问题，本发明实施例提出一种信号处理方法、NC芯片与多处理器系统。

本发明实施例提供的技术方案可以用于处理所有在大系统设计中涉及到的需要互联所有处理器的杂散信号，包括但不限于TSC_SYNC信号与CATERR信号。

本发明实施例提供一种多处理器系统，该多处理器系统包括至少两个节点，每个节点包括至少一个处理器与至少一个节点控制器(Node Controller，NC)芯片，该至少一个处理器的第一管脚与该至少一个NC芯片的第二管脚连接，该第一管脚指的是处理器用于输出带外杂散信号的管脚，例如TSC_SYNC管脚或CATERR管脚。

应理解，在多处理系统的研发过程中，由于处理器本身的扩展能力有限，需要将处理器分成多个节点，并通过NC芯片进行多处理器扩展，以增加并行处理的处理器个数。

还应理解，不同节点的NC芯片通过高速链路连接，该高速链路为使用光纤或电缆联通的链路，具体地，该高速链路例如为高速串行通道Serdes链路。

本发明实施例提供的多处理器系统可以为4P系统、8P系统、32P系统、64P系统或更大规模的多处理器系统，本发明实施例并不限定。但为描述方便，下述实施例将以32P系统为例进行说明。

当该多处理器系统为32P系统时，该多处理器系统可以包括8个节点，每个节点包括4的处理器和2个NC芯片，具体地，如图3和图4所示。

图3为本发明实施例提供的32P系统的架构示意图。在图3中以该32P系统中的第一节点与第二节点为例进行描述。如图3所示，第一节点包括4个处理器(如图3所示的处理器0、处理器1、处理器2和处理器3)与2个NC芯片(如图3所示的NC0和NC1)。4个处理器的第一管脚与2个NC芯片的第二管脚连接，如图3所示，处理器0、处理器1、处理器2和处理器3的第一管脚分别与NC0的第二管脚连接，处理器0、处理器1、处理器2和处理器3的第一管脚分别与NC1的第二管脚连接。第二节点包括4个处理器(如图3所示的处理器4、处理器5、处理器6和处理器7)与2个NC芯片(如图3所示的NC2和NC3)。4个处理器的第一管脚与2个NC芯片的第二管脚连接，如图3所示，处理器4、处理器5、处理器6和处理器7的第一管脚分别与NC2的第二管脚连接，处理器4、处理器5、处理器6和处理器7的第一管脚分别与NC3的第二管脚连接。第一节点的NC0与第二节点的NC2通过高速链路连接，第一节点的NC1与第二节点的NC3通过高速链路连接。

具体地，如图3所示，处理器的第一管脚与NC芯片的第二管脚可以通过电平转换器(图3中所示的T)连接，该电平转换器用于第一管脚与第二管脚之间的电平转换。

需要说明的是，当一个节点中包括两个或两个以上NC芯片时，其中一个NC芯片作为主用芯片，主用芯片用于检测和处理带外杂散信号，其余NC芯片作为备用芯片，备用芯片用于在主用芯片故障时，切换为主用芯片，并承接主用芯片的工作。值得说明的是，同一NC芯片中同一时间仅有一个主用芯片。例如，在图3所示的32P系统中，第一节点中的NC0作为主用的NC芯片，NC1作为备用的NC芯片，第二节点中的NC2作为主用的NC芯片，NC3作为备用的NC芯片；或者，第一节点中的NC1作为主用的NC芯 片，NC0作为备用的NC芯片，第二节点中的NC3作为主用的NC芯片，NC2作为备用的NC芯片。需要说明的是，本发明实施例中涉及的用于发送或接收业务报文的NC芯片均指的是主用NC芯片。为了便于理解与描述，在本文结合图3的描述中，均以第一节点中的NC0作为主用芯片，第二节点中的NC2作为主用芯片为例进行描述。

在一种可能的实施例中，同一节点中各个处理器之间通过超级通道互联(Ultra Path Interconnect，UPI)链路连接(图3未示出)，该UPI链路为采用光纤或电缆互联的链路。

应理解，该32P系统包括8个节点，每个节点的内部结构都与第一节点、第二节点的内部结构类似(图3作为示意，仅画出第一节点与第二节点)，每两个节点之间的连接关系都与第一节点与第二节点之间的连接关系类似。

图4为本发明实施例提供的32P系统的另一示意图。图4中所示的第一节点对应于图3中所示的第一节点，图4中所示的第二节点对应于图3中所示的第二节点，图4中所示的第三节点至第八节点的内部结构与图3中所示的第一节点类似。为了便于画图与理解，在图4中，仅画出每个节点中的主用NC芯片。该32P统中的每两个节点的主用NC芯片之间均通过高速链路连接。

下面以图3和图4所示的多处理器系统为例描述本发明实施例的信号处理方法。

图5为本发明实施例提供的信号处理方法100的流程图，该信号处理方法应用于图3所示的多处理器系统，应理解，由于处理器的第一管脚与NC芯片的第二管脚连接，因此，通过监测该NC芯片的第二管脚的电平状态可以获知该处理器的第一管脚的电平状态，还可以通过控制该NC芯片的第二管脚的电平状态来控制该处理器的第一管脚的电平状态，该第一管脚可以为TSC_SYNC管脚或CATERR管脚。如图5所示，该信号处理方法100包括：

110，第一节点的第一NC芯片检测该第一NC芯片的第二管脚的电平状态。

该第一NC芯片指的是第一节点中的主用芯片。例如，该第一节点对应于图3中所示的第一节点，该第一NC芯片例如为图3中所示的NC0。

具体地，当第一管脚为TSC_SYNC管脚时，第一NC芯片需要检测的第二管脚的电平状态为低电平变换为高电平，或者高电平比变换为低电平。当 第一管脚为CATERR管脚时，第一NC芯片需要检测的第二管脚的电平状态为低电平脉冲，或者常低电平。

120，该第一NC芯片根据该电平状态，确定业务报文，该业务报文用于指示该电平状态。

具体地，例如，该电平状态为由低电平变换为高电平，则该业务报文用于指示将NC芯片的第二管脚的电平拉高；再例如，该电平状态为由高电平变换为低电平，则该业务报文用于指示将NC芯片的第二管脚的电平拉低；再例如，该电平状态为常低电平，则该业务报文用于指示永久拉低NC芯片的第二管脚的电平。

130，该第一NC芯片通过高速链路向第二节点的第二NC芯片发送该业务报文。

该第二NC芯片为第二节点中的主用芯片。例如，该第二节点对应于图3中所示的第二节点，该第二NC芯片例如为图3中所示的NC2。

140，该第二NC芯片根据该业务报文，控制该第二NC芯片的第二管脚的电平状态。

在本方案中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第一节点的第一NC芯片根据第一NC芯片的第二管脚的电平状态确定能够指示该电平状态的业务报文，然后通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得第二NC芯片根据该业务报文控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本方案能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

此外，本发明实施例，利用多处理器系统中不同节点的NC芯片之间的高速链路传输能够指示电平信号的业务报文，实现了带外杂散信号在整个系统中的互联，避免引入现有技术中的杂散板，因此，相比于现有技术，可以 简化多处理器系统的架构。

本发明实施例中的业务报文可以是系统定义的系统报文，或者，该业务报文可以是第一NC芯片根据第二管脚的电平状态实时生成的业务报文。

具体地，该业务报文可以包括标识字段，标识字段用于指示对第二管脚的处理过程，例如，当该标识字段携带标识1时，用于指示将第二管脚的电平拉低；当该标识字段携带标识2时，用于指示将第二管脚的电平拉高；当该标识字段携带标识3时，用于指示将第二管脚的电平拉低，并维持预设时长(例如160ns)；当该标识字段携带标识4时，用于指示将第二管脚的电平永久拉低。

在一种可能的实施例中，该第一管脚为TSC_SYNC管脚，例如图3中所示的处理器的第一管脚为TSC_SYNC管脚。

当该第一NC芯片的第二管脚的电平由高电平变换为低电平时，表明第一节点中至少有一个处理器的TSC_SYNC管脚的电平由高电平变换为低电平，该第一NC芯片确定的业务报文用于指示将该第二NC芯片的第二管脚的电平拉低。例如该业务报文的标识字段携带上文所述的标识1。第二NC芯片接收到该业务报文，将第二NC芯片的第二管脚的电平拉低。由于第二NC芯片的第二管脚与第二节点中处理器的TSC_SYNC管脚连接，因此，也会将第二节点中所有处理器的TSC_SYNC管脚的电平拉低。应理解，第一NC芯片会向32P系统中其余所有节点的主用NC芯片发送该业务报文，其余所有节点的主用NC芯片接收到该业务报文后，都会执行第二NC芯片的操作，因此，使得32P系统中所有处理器的TSC_SYNC管脚的电平均变为低电平，从而可以在这个窗口内进行处理器的时钟同步。

当该第一NC芯片的第二管脚的电平由低电平变换为高电平时，表明第一节点中所有处理器的TSC_SYNC管脚的电平由低电平变换为高电平，该第一NC芯片确定的业务报文用于指示将该第二NC芯片的第二管脚的电平拉高。例如该业务报文的标识字段携带上文所述的标识2。第二NC芯片接收到该业务报文，将第二NC芯片的第二管脚的电平拉高。由于第二NC芯片的第二管脚与第二节点中处理器的TSC_SYNC管脚连接，因此，也会将第二节点中所有处理器的TSC_SYNC管脚的电平拉高。应理解，第一NC芯片会向32P系统中其余所有节点的NC芯片发送该业务报文，其余所有节点的NC芯片接收到该业务报文后，都会执行第二NC芯片的操作，因此，使得32P系 统中所有处理器的TSC_SYNC管脚的电平均变为高电平，从而可以在这个窗口内进行处理器的时钟同步。

应理解，当处理器的TSC_SYNC管脚为高电平有效时，系统是在所有处理器的TSC_SYNC管脚的电平为高电平的窗口内进行时钟同步；当处理器的TSC_SYNC管脚为低电平有效时，系统是在所有处理器的TSC_SYNC管脚的电平为低电平的窗口内进行时钟同步。应理解，高电平的窗口指的是，所有处理器的TSC_SYNC管脚的电平均为高电平的时间段，低电平的窗口指的是，所有处理器的TSC_SYNC管脚的电平均为低电平的时间段。

当前技术中，在进行处理器时钟同步时，要求TSC_SYNC信号(处理器的TSC_SYNC管脚的电平上升沿信号或电平下降沿信号)在500ns之内传递到系统内的所有处理器的TSC_SYNC管脚，本发明实施例通过将TSC_SYNC信号转换为业务报文使用高速链路进行传输，可以有效降低传输时延，从而能够满足处理器时钟同步的500ns的时延要求。

应理解，本发明实施例中提及的高电平可以对应于数字信号中的1信号，低电平可以对应于数字信号中的0信号。

在该第一管脚为TSC_SYNC管脚的实施例中，第一节点具体为包括该32P系统的主处理器的节点，例如图3中所示的处理器0为该32P系统的主处理器。该主处理器指的是始终不会发生热插拔的处理器。

在一种可能的实施例中，在该第一NC芯片检测该第一NC芯片的第二管脚的电平状态之前，该信号处理方法100还包括：该第一NC芯片确定处理器的TSC_SYNC管脚的有效电平。

具体地，处理器的TSC_SYNC管脚的有效电平可以是系统预设的，第一NC芯片可以根据系统信息获知处理器的TSC_SYNC管脚的有效电平。或者，处理器的TSC_SYNC管脚的有效电平还可以与处理器的型号有对应关系，例如处理器的型号为第一型号时，该处理器的TSC_SYNC管脚的有效电平为高电平有效，处理器的型号为第二型号时，该处理器的TSC_SYNC管脚的有效电平为低电平有效，因此，第二NC芯片可以根据处理的型号确定TSC_SYNC管脚的有效电平。应理解，同一个多处理器系统中的所有处理器的有效电平是一致的。或者说，同一个多处理器系统中的所有处理器的型号是一致的。

当该TSC_SYNC管脚为低电平有效时，该第一NC芯片将该第一NC芯片的第二管脚常态输出高电平；当该TSC_SYNC管脚为高电平有效时，该第 一NC芯片将该第一NC芯片的第二管脚常态输出低电平。

为了更好地理解本发明实施例提供的信号处理方法，下面结合图6进一步介绍当处理器的第一管脚为TSC_SYNC管脚时本发明实施例提供的信号处理方法200，在图6中以TSC_SYNC管脚为低电平有效为例进行描述。该信号处理方法200可以应用于图3所示的多处理器系统(图3中的第一管脚为TSC_SYNC管脚)，信号处理方法200中的第一节点对应于图3中所示的第一节点，第一NC芯片可以为图3中所示的NC0，第二节点对应于图3中所示的第二节点，第二NC芯片可以为图3中所示的NC2。如图6所示，该信号处理方法200包括：

210，第一节点中的第一NC芯片确定处理器的TSC_SYNC管脚为低电平有效。

220，该第一NC芯片将该第一NC芯片的第二管脚常态输出高电平，并检测该第二管脚的电平状态。

230，当检测该第二管脚的电平由高电平变为低电平，即出现电平下降沿时，向第二节点中的第二NC芯片发送报文A。例如该报文A包括标识字段，该标识字段携带上文所述的标识1。

240，在步骤230之后，当检测该第二管脚的电平由低电平变为高电平，即出现电平上升沿时，向第二NC芯片发送报文B。例如该报文B包括标识字段，该标识字段携带上文所述的标识2。

250，该第二NC芯片确定处理器的TSC_SYNC管脚为低电平有效。

260，该第二NC芯片将该第二NC芯片的第二管脚常态输出高电平。

270，该第二NC芯片接收到报文A，将该第二NC芯片的第二管脚的电平拉低，相应地，也将第二节点中处理器的TSC_SYNC管脚的电平拉低。

280，该第二NC芯片接收到报文B，将该第二NC芯片的第二管脚的电平拉高，相应地，也将第二节点中处理器的TSC_SYNC管脚的电平拉高。

应理解，步骤210与步骤250没有先后顺序的限制，步骤220与步骤260也没有先后顺序的限制。

应理解，当处理器的TSC_SYNC管脚为高电平有效时，操作方法与图6类似，只是将步骤210和步骤250更改为：确定处理器的TSC_SYNC管脚为高电平；步骤220与步骤260更改为：将NC芯片的第二管脚常态输出低电平；步骤230更改为：第一NC芯片检测到第二管脚的电平上升沿，向第二NC芯片发送报文C，例如该报文C包括标识字段，该标识字段携带上文所述的标识2；步骤270更改为：第二NC芯片接收到报文C，将第二管脚的电平拉高；步骤240更改为：在第二管脚检测到电平下降沿，向第二NC芯片发送报文D，例如该报文D包括标识字段，该标识字段携带上文所述的标识1；步骤280更改为：第二NC芯片接收到报文D，将第二管脚的电平拉低。

在一种可能的实施例中，该第一管脚为致命错误CATERR管脚，例如图3中所示的处理器的第一管脚为CATERR管脚。

当该第一NC芯片的第二管脚的输出脉冲的脉冲宽度大于或等于预设阈值(例如280ns)时，该第一NC芯片确定的业务报文用于指示将该第二NC芯片的第二管脚的电平永久拉低。例如该业务报文的标识字段携带上文所述的标识4。第二NC芯片接收到该业务报文，将第二NC芯片的第二管脚的电平永久拉低。由于第二NC芯片的第二管脚与第二节点中处理器的CATERR管脚连接，因此，也会将第二节点中所有处理器的CATERR管脚的电平永久拉低。应理解，第一NC芯片会向32P系统中其余所有节点的主用NC芯片发送该业务报文，其余所有节点的主用NC芯片接收到该业务报文后，都会执行第二NC芯片的操作，因此，使得32P系统中所有处理器的CATERR管脚的电平均永久为低电平，从而可以实现多处理器系统的处理器致命错误告警(CATERR事件告警)。

当该第一NC芯片的第二管脚的输出脉冲的脉冲宽度小于该预设阈值时，该第一NC芯片确定的业务报文用于指示将该第二NC芯片的第二管脚的电平拉低并维持预设时长(例如160ns)，例如该业务报文的标识字段携带上文所述的标识3。第二NC芯片接收到该业务报文，将第二NC芯片的第二管脚的电平拉低维持160ns。由于第二NC芯片的第二管脚与第二节点中处理器的CATERR管脚连接，因此，也会将第二节点中所有处理器的CATERR管脚的电平拉低维持160ns。应理解，第一NC芯片会向32P系统中其余所有节点的主用NC芯片发送该业务报文，其余所有节点的主用NC芯片接收到该业务报文后，都会执行第二NC芯片的操作，因此，使得32P系统中所有处理器的CATERR管脚的电平均维持160ns的低电平，从而可以实现多处理器系统的处理器致命错误告警(CATERR事件告警)。还应理解，160ns之后，若第二NC芯片的第二管脚的电平仍然为低电平，则第二NC芯片向多处理器系统中其他节点(包括第一节点)的NC芯片发送用于指示将该第二NC 芯片的第二管脚的电平永久拉低的业务报文，例如该业务报文的标识字段携带上文所述的标识4。

具体地，该预设阈值大于160ns，例如所述预设阈值为280ns。

当前技术中，进行处理器致命错误告警时，要求在19μm内将CATERR信号(处理器的CATERR管脚输出常低电平信号，或者处理器的CATERR管脚输出低脉冲宽度为160ns的信号)传递到多处理器系统中的所有处理器。本方案通过将CATERR信号转换为业务报文使用高速链路来传输，该业务报文的传输时延远远小于19μm，因此，本发明实施例能够满足处理器致命错误告警的时延要求。

为了更好地理解本发明实施例提供的信号处理方法，下面结合图7进一步介绍当第一管脚为CATERR管脚时，本发明实施例提供的信号处理方法300。该信号处理方法300可以应用于图3所示的多处理器系统(图3中的第一管脚为CATERR管脚)，应理解，当图3中的第一管脚为CATERR管脚时，图3所示架构中还包括如图2中所示的延时模块与南桥。信号处理方法300中的第一节点对应于图3中所示的第一节点，第一NC芯片可以为图3中所示的NC0，第二节点对应于图3中所示的第二节点，第二NC芯片可以为图3中所示的NC2。如图7所示，该信号处理方法300包括：

310，第一节点中的第一NC芯片在第一NC芯片的第二管脚检测到低电平脉冲。

320，当该低电平脉冲的脉冲宽度小于280ns时，向第二节点中的第二NC芯片发送用于指示拉低第二管脚的电平维持预设时长(例如160ns)的报文E。例如该报文E包括标识字段，该标识字段携带上文所述的标识3。

330，当该低电平脉冲的脉冲宽度大于或等于280ns时，向第二节点中的第二NC芯片发送用于指示永久拉低第二管脚的电平的报文F。例如该报文F包括标识字段，该标识字段携带上文所述的标识4。

340，该第二NC芯片接收到报文E，将第二NC芯片的第二管脚的电平拉低，并持续160ns。在160ns之后，释放该第二管脚，若检测到该第二管脚的电平仍然为低电平，该第二NC芯片向多处理系统中的其他节点的NC芯片(包括第一NC芯片)发送报文F。

350，该第二NC芯片接收到报文F，将第二NC芯片的第二管脚的电平永久拉低。

上文结合图6描述了NC芯片的第二管脚与处理器的TSC_SYNC管脚连接的实施例，结合图7描述了NC芯片的第二管脚与处理器的CATERR管脚连接的实施例。应理解，在实际应用中，可以在NC芯片上设置管脚1和管脚2，其中管脚1与处理器的TSC_SYNC管脚连接，管脚2与处理器的CATERR管脚连接，这样的话，NC芯片即可以实现TSC_SYNC信号的有效传输，又可以实现CATERR信号的有效传输。

应理解，上文图3、图4、图6和图7所示的例子是为了更好地帮助本领域技术人员更好地理解本发明实施例，而非将本发明限于这些具体的形式。本领域技术人员根据所给出的图3、图4、图6和图7的例子，显然可以进行各种等价的修改或变化，这样的修改或变化也落入本发明实施例的范围内。

上文结合图3至图7描述本发明实施例的信号处理方法，下文结合图8至10描述本发明实施例的NC芯片，并结合图11描述本发明实施例的多处理器系统。

图8为本发明实施例提供的NC芯片400的示意性框图，该NC芯片400位于多处理器系统中的第一节点内，该第一节点包括至少一个处理器，该至少一个处理器的第一管脚与该NC芯片的第二管脚连接。具体地，该NC芯片400可以为图3所示多处理器系统中第一节点内的NC0。如图8所示，该NC芯片400包括：

检测模块410，用于检测该NC芯片的第二管脚的电平状态。

确定模块420，用于根据该电平状态，确定业务报文，该业务报文用于指示该电平状态。

具体地，该业务报文可以包括标识字段，例如，当该标识字段携带标识1时，用于指示将第二管脚的电平拉低；当该标识字段携带标识2时，用于指示将第二管脚的电平拉高；当该标识字段携带标识3时，用于指示将第二管脚的电平拉低，并维持预设时长(例如160ns)；当该标识字段携带标识4时，用于指示将第二管脚的电平永久拉低。

发送模块430，用于通过高速链路向该多处理器系统中的第二节点的第二NC芯片发送该业务报文，以使得该第二NC芯片根据该业务报文控制该第二NC芯片的第二管脚的电平状态，该高速链路为使用光纤或电缆互联的链路。

在本发明实施例中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第一节点的第一NC芯片根据第一NC芯片的第二管脚的电平状态确定能够指示该电平状态的业务报文，然后通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得第二NC芯片根据该业务报文控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本发明实施例能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

需要说明的是，当一个节点中包括两个或两个以上NC芯片时，其中一个NC芯片作为主用芯片，主用芯片用于检测和处理带外杂散信号，其余NC芯片作为备用芯片，备用芯片用于在主用芯片故障时，切换为主用芯片，并承接主用芯片的工作。值得说明的是，同一NC芯片中同一时间仅有一个主用芯片。例如，在图3所示的32P系统中，第一节点中的NC0作为主用的NC芯片，NC1作为备用的NC芯片，第二节点中的NC2作为主用的NC芯片，NC3作为备用的NC芯片；或者，第一节点中的NC1作为主用的NC芯片，NC0作为备用的NC芯片，第二节点中的NC3作为主用的NC芯片，NC2作为备用的NC芯片。本发明实施例中的第一NC芯片指的是第一节点中的主用芯片，第二NC芯片为第二节点中的主用芯片。需要说明的是，本发明实施例中涉及的用于发送或接收业务报文的NC芯片均指的是主用NC芯片。

可选地，作为一个实施例，该第一管脚为时间戳计数器_同步TSC_SYNC管脚，当该NC芯片的第二管脚由高电平变换为低电平时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉低；当该NC芯片的第二管脚由低电平变换为高电平时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉高。

可选地，作为一个实施例，该NC芯片400还包括：控制模块，用于在该检测模块检测该NC芯片的第二管脚的电平状态之前，确定该第一管脚的有效电平，并当该第一管脚为低电平有效时，将该NC芯片的第二管脚常态 输出高电平，当该第一管脚为高电平有效时，将该NC芯片的第二管脚常态输出低电平。

可选地，作为一个实施例，该第一管脚为致命错误CATERR管脚，当该NC芯片的第二管脚的输出脉冲的脉冲宽度大于或等于预设阈值时，该业务报文用于指示将该第二NC芯片的第二管脚的电平永久拉低；当该NC芯片的第二管脚的输出脉冲的脉冲宽度小于该预设阈值时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉低并维持预设时长。

可选地，作为一个实施例，该高速链路为高速串行通道Serdes链路。

应理解，本实施例中的检测模块410和确定模块420可以由NC芯片400中的处理电路实现，发送模块430可以由NC芯片400的收发电路实现。

还应理解，本发明实施例中的NC芯片400可以对应于本发明实施例的信号处理方法中的第一NC芯片，并且NC芯片400中的各个模块的操作和/或功能分别为了实现图5至图7中的各个方法的相应流程，为了简洁，在此不再赘述。

如图9所示，本发明实施例还提供一种NC芯片500，该NC芯片500位于多处理器系统中的第一节点内，该第一节点包括至少一个处理器，该至少一个处理器的第一管脚与该NC芯片的第二管脚连接。具体地，该NC芯片500可以为图3所示多处理器系统中第一节点内的NC0。该NC芯片500包括处理电路510、存储器520和收发电路530，存储器520用于存储指令，处理电路510用于执行存储器520中存储的指令，并控制收发电路530收发信号，当该指令被执行时，该处理电路510用于，检测该NC芯片500的第二管脚的电平状态；根据该电平状态，确定业务报文，该业务报文用于指示该电平状态；该收发电路530用于，通过高速链路向多处理器系统中的第二节点的第二NC芯片发送该业务报文，以使得该第二NC芯片根据该业务报文控制该第二NC芯片的第二管脚的电平状态，该高速链路为使用光纤或电缆互联的链路。

在本发明实施例中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第一节点的NC芯片500根据NC芯片500的第二管脚的电平状态确定能够指示该电平状态的业务报文，然后通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得第二NC芯片根据该业务报文控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处 理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该NC芯片500发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本发明实施例能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

可选地，作为一个实施例，该第一管脚为时间戳计数器_同步TSC_SYNC管脚，当该NC芯片500的第二管脚由高电平变换为低电平时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉低；当该NC芯片500的第二管脚由低电平变换为高电平时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉高。

可选地，作为一个实施例，该处理电路510还用于，在该NC芯片500的第二管脚的电平状态之前，确定该第一管脚的有效电平；当该第一管脚为低电平有效时，将该NC芯片500的第二管脚常态输出高电平；当该第一管脚为高电平有效时，将该NC芯片500的第二管脚常态输出低电平。

可选地，作为一个实施例，该第一管脚为致命错误CATERR管脚，当该NC芯片500的第二管脚的输出脉冲的脉冲宽度大于或等于预设阈值时，该业务报文用于指示将该第二NC芯片的第二管脚的电平永久拉低；当该NC芯片500的第二管脚的输出脉冲的脉冲宽度小于该预设阈值时，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉低并维持预设时长。

作为一种可能的实现方式，所述预设阈值大于160ns，例如所述预设阈值为280ns。所述预设时长为160ns。

应理解，根据本发明实施例的NC芯片500可对应于本发明实施例的信号处理方法中的第一NC芯片，以及可以对应于根据本发明实施例的NC芯片400，并且NC芯片500中的各个模块的操作和/或功能分别为了实现图5至图7中的各个方法的相应流程，为了简洁，在此不再赘述。

应理解，本发明实施例中的处理电路510例如为数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其 他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。

还应理解，本发明实施例中的存储器520可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double Data Rate SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，DR RAM)。

图10为本发明实施例提供的NC芯片600的示意性框图，该NC芯片600位于多处理器系统中的第一节点内，该第一节点包括至少一个处理器，该至少一个处理器的第一管脚与该NC芯片的第二管脚连接。具体地，该NC芯片600可以为图3所示多处理器系统中第二节点内的NC2。如图10所示，该NC芯片600包括：

接收模块610，用于通过高速链路接收该多处理器系统中的第一节点的第一NC芯片发送的业务报文，该业务报文是根据该第一NC芯片的第二管脚的电平状态确定的，该高速链路为使用光纤或电缆互联的链路；

控制模块620，用于根据该业务报文，控制该NC芯片的第二管脚的电平状态。

在本发明实施例中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第二节点的第二NC芯片通过高速链路接收第一节点的第一NC芯片发送的业务报文，该业务报文是第一NC芯片根据第一NC芯片的第二管脚的电平状态确定的，第二NC芯片根据该业务报文，控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统 中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本发明实施例能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。此外，本发明实施例并未采用额外的杂散板，相比于现有技术，简化了多处理器系统的整机形态。

可选地，作为一个实施例，该第一管脚为TSC_SYNC管脚，该业务报文用于指示将该第二NC芯片的第二管脚的电平拉低或将该第二NC芯片的第二管脚的电平拉高。

可选地，作为一个实施例，该第一管脚为CATERR管脚，该业务报文用于指示将该第二NC芯片的第二管脚的电平永久拉低或将该第二NC芯片的第二管脚的电平拉低并维持预设时长。

应理解，本实施例中的控制模块620可以由NC芯片600中的处理电路实现，接收模块610可以由NC芯片600的收发电路实现。

还应理解，本发明实施例中的NC芯片600可以对应于本发明实施例的信号处理方法中的第二NC芯片，并且NC芯片600中的各个模块的操作和/或功能分别为了实现图5至图7中的各个方法的相应流程，为了简洁，在此不再赘述。

本发明实施例还提供了一种NC芯片，该NC芯片位于多处理器系统中的第二节点中，该第二节点包括至少一个处理器，该至少一个处理器的第一管脚与该NC芯片的第二管脚连接，该NC芯片能够实现前述图5至图7的实施例中与第二NC芯片相关的各个流程，为避免重复，这里不再赘述，该NC芯片还可以对应于本发明实施例的NC芯片600。具体地，参照图9，该NC芯片可以包括处理电路、存储器与收发电路，存储器用于存储指令，处理电路用于执行存储器中存储的指令，并控制收发电路收发信号，当该指令被执行时，该收发电路用于，通过高速链路接收多处理器系统中第一节点的第一NC芯片发送的业务报文，该业务报文是根据该第一NC芯片的第二管脚的电平状态确定的，该高速链路为使用光纤或电缆互联的链路；该处理电路用于，根据该业务报文，控制该NC芯片的第二管脚的电平状态。

可选地，作为一个实施例，该第一管脚为TSC_SYNC管脚，该业务报文 用于指示将该第二NC芯片的第二管脚的电平拉低或将该第二NC芯片的第二管脚的电平拉高。

可选地，作为一个实施例，该第一管脚为CATERR管脚，该业务报文用于指示将该第二NC芯片的第二管脚的电平永久拉低或将该第二NC芯片的第二管脚的电平拉低并维持预设时长。

图11为本发明实施例提供的多处理器系统700的示意性框图。该多处理器系统700包括节点710和节点720，节点710包括NC芯片711，NC芯片711对应于上述实施例所述的NC芯片400或500，该NC芯片711还可以对应于本发明实施例的信号处理方法中的第一NC芯片，节点710包括NC芯片721，NC芯片721对应于上述实施例所述的NC芯片600，该NC芯片721还可以对应于本发明实施例的信号处理方法中的第二NC芯片。

综上所述，在本发明实施例中，多处理器系统的每个节点内的处理器的第一管脚与NC芯片的第二管脚连接，第一节点的第一NC芯片根据第一NC芯片的第二管脚的电平状态确定能够指示该电平状态的业务报文，然后通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得第二NC芯片根据该业务报文控制第二NC芯片的第二管脚的电平状态，从而可以使得第二节点中处理器的第一管脚的电平状态与第一节点中处理器的第一管脚的电平状态相一致，进而可以实现处理器的带外杂散信号在各个处理器之间的传输。由于多处理器系统中每两个节点的NC芯片之间都具有高速链路，则该第一NC芯片发送的业务报文可以直达第二NC芯片，而且，业务报文在高速链路上传输的时延较小，因此，相对于现有技术中利用额外的杂散板转发带外杂散信号、且杂散板通过3米长线缆与处理器连接，本发明实施例能够有效降低带外杂散信号的传输时延。此外，业务报文的传输不会存在带外杂散信号经过长线缆的传输出现信号变弱导致无法识别的问题。

还应理解，本文中涉及的各种数字编号仅为描述方便进行的区分，并不用来限制本发明实施例的范围。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味 着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。