一种图形化显示时钟结构及时序相关性的方法与流程

本发明涉及电子设计自动化EDA技术领域，特别是涉及一种图形化显示时钟结构及时序相关性的方法。

背景技术：

超大规模集成电路的后端物理设计越来越依赖于电子设计自动化EDA工具的辅助。时钟信号控制着电路中所有同步单元的工作；超高速、低功耗、高性能的集成电路发展对时钟系统提出了更高的设计要求，已经成为了芯片成功投片生产的关键。通常一个时钟结构包括时钟定义点、组合逻辑单元（例如与门/或门单元）、门控时钟单元（例如ICG单元），同步单元（例如触发器单元）、分频器单元等。

当前深亚微米条件下的时钟系统会非常庞大：时钟数目越来越多，每个时钟都包括有各自的门控逻辑和数以万计的同步单元，同步单元之间的时序关系也十分复杂。面对如此一个庞杂的时钟系统，如何简单明了的显示时钟结构，如何突出表达时钟特点，并且如何将时钟信息和时序信息相结合，显示同步单元之间的时序关联关系，便于前端工程师和后端工程师沟通交流，并且指导时钟树综合工具进行有效的综合成为了业界关注的焦点问题。

发明专利CN103425804A已经公开了一种图形化显示时钟结构的方法。该方法在一个图形窗口内显示时钟系统的整体结构，通过模块化和符号化的处理，过滤掉次要信息，对主要结构特征进行抓取，结合时序信息和逻辑层次，清晰展现时钟系统内部结构。

然而，目前市场上已有一些EDA工具进行时钟系统的分析与显示，但是都存在着一些缺陷和使用上的不方便，例如：无法同时显示时钟结构和时序特性；对于大型时钟系统，显示的细节过多而丧失了可读性；和用户的交互性较差，无法对现有时钟系统进行有效性、正确性检查。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种图形化显示时钟结构及时序相关性的方法，通过模块化及符号化的处理，可以过滤掉次要信息，对特征信息进行抓取，清晰地展现时钟结构，并且可以通过同步单元的时序分析结果，利用连线方式高亮显示模块之间的时序相关性联系。

为实现上述目的，本发明提供的图形化显示时钟结构及时序相关性的方法，包括以下步骤：

1）读取记录有时钟结构图所需信息文件，打开经过抽象化模块封装的时钟结构图。

2）对模块进行时序相关性分析，将分析结果显示在图形窗口中。

进一步地，所述步骤1）所述的信息文件，包括，设计电路的单元库文件，记录电路连接关系的网表文件，定义时钟和时延约束的文件。

进一步地，步骤1）所述时钟结构图， 是对时钟电路中具有相同连接关系的同步单元、门控时钟单元、相同类型的组合逻辑单元、分频器单元都进行了抽象化封装，以模块方式显示。

进一步地，步骤1）所述时钟结构图，其不同类型模块由不同特定颜色显示。

进一步地，步骤2）所述对模块进行时序相关性分析，进一步包括以下步骤：

找到使用者选择的模块内的同步单元，及所有和该模块内同步单元具有时序关系的其它同步单元、所属模块，用Flyline的连线方式进行标注；

用两种不同的颜色区分数据发送单元所在模块和数据接收单元所在模块，并高亮显示在图形窗口中；

根据时序连接的数目以及连接数占模块内单元总数的比例调整时钟树；

获得时序相关性分析结果。

更进一步地，步骤2）所述将分析结果显示在图形窗口中，是将分析结果以连线形式显示在图形窗口中，高亮显示与模块内的同步单元有时序关系的单元或模块。

本发明在电子设计自动化EDA技术领域中提供图形化显示时钟结构及时序相关性的方法，通过模块化及符号化的处理以及同步单元的时序分析结果并且利用连线方式高亮显示模块之间的时序相关性联系，可以清晰的展示复杂时钟系统的结构，有效地分析同步单元之间的时序相关性，辅助时钟树综合工具以提高综合质量，从而缩短芯片设计制造周期，提高设计效率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的图形化显示时钟结构及时序相关性的方法流程图；

图2为根据本发明的图形化显示时钟结构及时序相关性示意图；

图3为根据本发明的同步单元的抽象化模块封装示意图；

图4为根据本发明的门控时钟单元的抽象化模块封装示意图；

图5为根据本发明的组合逻辑单元的抽象化模块封装示意图；

图6为根据本发明的分频器单元的抽象化模块封装示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的图形化显示时钟结构及时序相关性的方法流程图，下面将参考图1，对本发明的图形化显示时钟结构及时序相关性的方法进行详细描述。

首先，在步骤101，读取记录有时钟结构图所需信息的文件。其中，包括设计电路的单元库文件（例如timing lib格式），记录电路连接关系的网表文件（例如verilog格式），定义时钟和时延约束的文件（例如sdc格式）。

在步骤102，根据步骤101读取的文件，打开经过抽象化模块封装的时钟结构图。图2为根据本发明的图形化显示时钟结构及时序相关性示意图，如图2所示，经过抽象化模块封装之后的时钟结构，时钟网络中同一条线网（或同一个模块输出的同一组线网）上的同步单元、门控时钟单元、同类型组合逻辑单元、分频器单元被分别封装到F/G/C/N等各类模块当中。其中，为了便于区分，上述不同类型模块可由不同颜色显示。

图3为根据本发明的同步单元的抽象化模块封装示意图，图4为根据本发明的门控时钟单元的抽象化模块封装示意图，图5为根据本发明的组合逻辑单元的抽象化模块封装示意图，图6为根据本发明的分频器单元的抽象化模块封装示意图，如图3-6所示，图3至图6示出了同步单元F模块、门控时钟单元G模块、组合逻辑单元C模块，以及分频器单元N模块的封装方法结构，其中，根据同一模块的多条输出线网可被认作为具有相同的连接关系，同一模块输出的同一组线网上的单元都会进行抽象化封装。如图3所示，门控时钟单元G模块包含有三个ICG单元，每个ICG单元后连接了32个同步单元，因此所连接的96个同步单元可被封装进一个同步单元F模块，即FF_96。

时钟结构经过抽象化模块封装之后，显示窗口内的信息量得到了大大缩减，但仍可以清晰有效的展示该时钟的组成单元和主体连接关系。如果使用者想进一步了解模块内的具体内容，可以双击鼠标进入到模块内部，图形窗口会显示模块内部的单元连接情况。

在步骤103，接受使用者以鼠标点击的方式选择的一个模块，包括同步单元模块、门控时钟单元模块或分频器单元模块，并且在使用者通过右键菜单选择后开始进行时序相关性分析。在步骤104，找到该模块内的同步单元，并找到所有和该模块内同步单元具有时序关系的其它同步单元及所属模块，并用Flyline的连线方式进行标注，获得时序相关性分析结果。为了区分时序路径的方向（数据发送或者数据接收），用两种不同的颜色区分数据发送单元所在模块和数据接收单元所在模块，并高亮显示在图形窗口中。使用者可以根据时序连接的数目以及连接数占模块内单元总数的比例调整时钟树综合的策略。例如，“ratio:1/100”表示模块内共用100个同步单元，其中有1个同步单元与所选择的模块有时序相关性的联系。如果对于模块之间仅存在少数时序连接的情况，可以进行时钟的再分组，或者设置excluded时钟约束等，避免时钟树综合插入过多冗余的缓冲器单元。

在步骤104，时序相关性分析之后，将分析结果以连线形式显示在图形窗口中，并且高亮显示与该模块内的同步单元有时序关系的单元或模块。

为了区分时序路径的方向（数据发送或者数据接收），用两种不同的颜色区分数据发送单元所在模块和数据接收单元所在模块。

还提供了清除高亮显示的功能，使用者对于不重要或者不关心的模块时序相关性联系，可以选择取消高亮显示。

为了便于在复杂的时钟系统结构进行查找定位，时钟显示窗口还支持对模块、线网、单元、管脚等按照关键字查询功能。高亮显示的时序相关性连线可以方便的进行擦除或隐藏，并不会影响时钟结构的主体组成部分显示。

本发明的图形化显示时钟结构及时序相关性的方法，通过模块化及符号化的处理以及同步单元的时序分析结果并且利用连线方式高亮显示模块之间的时序相关性联系，可以清晰的展示复杂时钟系统的结构，有效地分析同步单元之间的时序相关性，辅助时钟树综合工具以提高综合质量，从而缩短芯片设计制造周期，提高设计效率。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。