本发明的各方面涉及减小某些相乘和水平归约运算的计算复杂性且增大其效率。更具体地说，示范性方面涉及相乘和水平归约运算的单指令多数据(simd)实施方案。
背景技术：
单指令多数据(simd)指令可用于处理采用数据并行性的系统。举例来说，当需要对数据向量的两个或更多个数据元素执行同一或共同任务时，存在数据并行性。可通过使用单个simd指令而非使用多个指令来对两个更多个数据元素并行地执行共同任务，所述单个simd指令限定待对对应的多个simd通道中的多个数据元素执行的相同指令。
simd指令可用于实施数字信号处理的某些功能，例如卷积、数字滤波器、离散傅里叶变换(dft)、离散余弦变换(dct)等，其中通过对应的系数加权或乘以一系列信号样本，且对结果进行累加或求和。因此，simd指令可用于执行乘法和水平归约运算来实施这些功能。举例来说，一个向量的数据元素可乘以另一向量中提供的对应的系数值，从而产生乘积项的所得向量，其可在后续运算中加在一起或归约以提供所要相乘和水平归约结果。
举例来说，设想用于对三个项执行相乘和水平归约运算的simd运算。第一向量运算数可具有三个数据元素x、y和z，且第二向量运算数可具有对应的三个系数c1、c2和c3。可通过以下方式实施simd运算：使用三个乘法器来并行计算第一向量中的数据元素与第二向量中对应的系数的乘积，即，x*c1、y*c2和z*c3，且接着在累加器(例如，其包含压缩器和加法器)中将所述乘积加在一起或将其“归约”以获得结果x*c1+y*c2+z*c3。
在数字信号处理中遇到的一些情况下，系数中的一个(例如，c3)可能是“1”，基于所涉及的计算的性质，所述系数中的一个也可能是“1”的隐式值。举例来说，为“1”的系数可以是可在应用于信号样本的系数的滑动窗口中发生的归一化值。
经配置以支持simd运算的处理器可具有支持某一数目的并行运算的功能性。所支持的所述数目的并行运算可以是常规实施方案中的二的幂。举例来说，在用于实施上文simd运算的常规处理器中可能有用以并行执行两个乘法的两个乘法器可供使用，且所述乘法器具有水平归约两个元素(例如，四个乘法的乘积或输出)的能力。
参考图1a，展示常规simd逻辑100支持两个并行乘法，随后是两个乘积项的水平归约。因此，可使得数据元素x和y以及对应的系数c1和c2可供第一simd指令102使用，其中逻辑100并行执行x*c1和y*c2的计算，且将乘积项x*c1和y*c2相加或归约以获得第一结果(未具体说明)。接着，第二simd指令104接收具有对应的系数1的其余数据元素z。然而，为了利用可供使用的逻辑，计算虚拟项。如所展示，计算乘积项z*1和虚拟项q*0，其中实际上，q*0仅仅是任何项与0的乘法运算，其得到0。还计算z*1+q*0的和以完成相乘和水平归约运算。为了充分利用可供使用的逻辑100，常规实施方案涉及z与1的乘法以及q与0的乘法连同后续加法/归约过程，这产生增大的功率消耗。
可实施上文simd运算的另一常规处理器可具有四个乘法器以水平地归约四个元素(例如，四个乘法的乘积)的能力。举例来说，参考图1b，展示可存在于此类常规处理器中的simd逻辑101。simd逻辑101可支持四个并行的乘法，随后是四个乘积项的水平归约。在这种情况下，可使用simd指令106，其接收三个数据元素x、y和z以及对应的系数c1、c2和c3。然而，同样要执行q*0的虚拟计算以利用第四乘法器，且实际上执行水平归约以计算x*c1+y*c2+z*1+q*0。
因此，在由simd逻辑100和101表示的利用可供使用的simd逻辑和归约通道的这两个常规实施方案中，因使用乘法器计算项z*1和q*0以及使用累加器、压缩硬件、加法器等计算所述项的后续归约而引发不必要的功率消耗。
因此，需要避免simd相乘和水平归约运算中的低效率和功率/计算资源损耗。
技术实现要素：
举例来说，示范性方面涉及数字滤波器中实施的相乘和水平归约运算。接收单指令多数据(simd)指令，其包括：第一向量，其包括m+c个被乘数元素，其中m和c是正整数；以及第二向量，其包括m+c个对应的乘数元素，其中所述c个乘数元素具有值1。使用处理器中的m个乘法器执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积，所述m个乘数元素并不包含其值为1的c个乘数元素。其对应的c个乘数元素具有值1的所述c个被乘数元素被加到所述m个乘积或与所述m个乘积竖直累加。
举例来说，示范性方面涉及一种执行相乘和水平归约运算的方法，所述方法包括：接收单指令多数据(simd)指令，所述simd指令包括：第一向量，其包括m+c个被乘数元素，其中m和c是正整数；以及第二向量，其包括m+c个对应的乘数元素，其中c个乘数元素具有值1。所述方法包含：使用m个乘法器执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积，所述m个乘数元素并不包含其值为1的所述c个乘数元素；以及将c个被乘数元素加到所述m个乘积以产生simd指令的结果，所述c个被乘数元素的对应的c个乘数元素具有值1。
另一示范性方面涉及一种包括逻辑的设备，所述逻辑经配置以接收：单指令多数据(simd)指令第一向量，其包括m+c个被乘数元素，其中m和c是正整数；以及第二向量，其包括m+c个对应的乘数元素，其中c个乘数元素具有值1。m个乘法器经配置以执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积，所述m个乘数元素并不包含其值为1的c个乘数元素。竖直累加器经配置以将c个被乘数元素加到所述m个乘积以产生simd指令的结果，所述c个被乘数元素的对应的乘数元素具有值1。
又一示范性方面针对一种系统，其包括：用于接收单指令多数据(simd)指令第一向量和第二向量的装置，所述第一向量包括m+c个被乘数元素，其中m和c是正整数，所述第二向量包括m+c个对应的乘数元素，其中c个乘数元素具有值1；用于执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积的装置，所述m个乘数元素并不包含其值为1的所述c个乘数元素；以及用于将c个被乘数元素加到所述m个乘积以产生simd指令的结果的装置，所述c个被乘数元素的对应的乘数元素具有值1。
又一示范性方面针对一种非暂时性计算机可读存储媒体，其包括可由处理器执行的指令，所述指令在由处理器执行时致使所述处理器执行相乘和水平归约运算，所述非暂时性计算机可读存储媒体包括：用于接收单指令多数据(simd)指令第一向量和第二向量的代码，所述第一向量包括m+c个被乘数元素，其中m和c是正整数，所述第二向量包括m+c个对应的乘数元素，其中c个乘数元素具有值1；用于使用m个乘法器执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积的代码，所述m个乘数元素并不包含其值为1的所述c个乘数元素；以及用于将c个被乘数元素加到所述m个乘积以产生simd指令的结果的代码，所述c个被乘数元素的对应的c个乘数元素具有值1。
附图说明
呈现附图以辅助描述本发明的方面，且提供所述附图仅用于说明所述方面而非对其加以限制。
图1a到b说明相乘和水平归约运算的常规实施方案。
图2a到b说明相乘、累加和归约运算的示范性实施方案。
图3说明根据示范性方面经配置以使用simd指令实施相乘、累加和归约运算的逻辑。
图4说明根据示范性方面的执行相乘、累加和归约运算的方法。
图5说明可在其中有利地使用本发明的一个方面的示范性无线装置500。
具体实施方式
在以下针对本发明的具体方面的描述和相关图式中揭示本发明的各方面。可在不脱离本发明的范围的情况下设计替代方面。另外，将不详细描述或将省略本发明的众所周知的元件，以免混淆本发明的相关细节。
词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。同样，用语“本发明的各方面”不要求本发明的所有方面都包含所论述的特征、优点或操作模式。
本文中所使用的术语仅出于描述特定方面的目的，且并不意图限制本发明的各方面。如本文所使用，单数形式“一”和“所述”意图还包含复数形式，除非上下文另外明确指示。应进一步理解，用语“包括”和/或“包含”在本文中使用时指定所叙述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
此外，描述了关于待由例如计算装置的元件执行的动作序列的许多方面。应认识到，本文所描述的各种动作可通过特定电路(例如，专用集成电路(asic))、通过正由一或多个处理器执行的程序指令或通过这两者的组合来执行。另外，本文中所描述的这些动作序列可被视为全部在任何形式的计算机可读存储媒体内实施，所述计算机可读存储媒体中存储有对应的计算机指令集，所述计算机指令在执行时将使相关联的处理器执行本文中所描述的功能性。因此，本发明的各种方面可以许多不同形式来实施，已预期其全部属于所要求的主题的范围内。另外，对于本文所描述的各方面中的每一者，任何此类方面的对应形式可在本文中描述为例如“经配置以”执行所描述动作的“逻辑”。
本发明的示范性方面涉及通过避免上文所描述的常规实施方案中所见的不必要计算来高效实施相乘和水平归约运算。举例来说，当使多个项可供用于相乘和水平归约运算(其中所述项中的一或多个是1)时，示范性simd指令将所述相乘和水平归约运算转换到相乘、累加和归约运算或相乘、相加和归约，其中将系数为1的项(例如上文描述中的数据元素z)加到剩余的乘积项而非首先在乘法器中乘以1。此外，还避免添加例如q*0的虚拟项。
以此方式的水平归约与所属领域中已知的竖直累加形成对照。如本文所描述，虽然水平归约涉及使来自两个或更多个simd通道的元素(例如，乘法乘积)相加，但竖直累加可包含同一simd通道内的元素的相加。举例来说，如所属领域中已知，在相乘累加运算中，将乘法乘积加到累加器值，其中与累加器值的相加是竖直相加或竖直归约。相比之下，相乘和水平归约运算涉及水平归约或使来自两个或更多个simd通道的乘法乘积相加。
在示范性方面中，任何数目的乘法器可可供使用(例如在示范性处理器中)以执行并行乘法运算；但为了描述示范性方面，假设存在2的幂或2^n个乘法器，其中n是正整数。可根据示范性技术实施的运算可涉及两个或更多个乘法的相乘和水平归约，其中一或多个乘法涉及乘以1(即，数据元素与1的乘法)。对于涉及乘以1的乘法，可避免使用乘法器。实际上，预期的乘法可用加法运算替换。相比于存在simd通道或并行的乘法逻辑，这允许对更多项执行相乘和水平归约运算。在一些情况下，在对等于simd通道的数目的多个项执行相乘和水平归约运算但那些项中的一或多个乘以1、从而提供机会将那些乘以1的乘法替换为加法运算的情况下，可利用不到全部的可供用于并行运算的可用乘法器。
在此描述中，较详细地其中考虑了对与可供使用的simd通道(或并行乘法器)相比更多的项进行相乘、累加和归约运算的情况，从而说明对与并行乘法器的数目相比更多的项进行归约的能力。举例来说，可存在“m”个simd通道，其中m是正整数(且更具体地说，其值大于或等于2，与2个或更多个并行simd运算有关。在特定情况下，m可以是2的幂或2^n，其中n是正整数。在实例相乘、累加和归约运算中，可归约数目s＝m+c项，其中c也是正整数且表示其中待乘的元素中的一个是1的一或多个乘法(例如，其中系数为1的乘法)。将系数为1的c个项(例如，上文描述中的数据元素z)累加或加到通过m个乘法器计算出的m个项的乘积。在被水平归约之前，所述c个项并不在乘法器中乘以1。此外，还避免了无助于结果的例如虚拟项(例如，上文描述的q*0)等项的水平归约。
虽然本文所描述的方面参考了包括数据元素的数据向量和包括系数元素的系数向量，但应理解，所述方面同样适用于其中第一向量包括第一组元素(例如被乘数，不失一般性)且第二向量包括第二组元素(例如对应的乘数)的任何两个向量。各项数据元素和系数用于表达在数字滤波器上的示范性应用。然而，示范性方面还可在其它处理应用中适用于相乘和水平归约运算。在一或多个方面中，针对第一/数据向量和第二/系数向量描述相乘和水平归约运算的示范性simd实施方案，所述第一/数据向量包括s＝m+c(例如，2^n+c)个被乘数/数据元素，所述第二/系数向量包括s＝m+c(例如，2^n+c)个对应的乘数/系数元素，其中c个系数是1，或替代地，m(例如2^n)个系数元素具有隐式额外c个值为1的系数。由于相乘和水平归约运算利用相乘运算、继之以系数为1的至少一个被乘数的累加、继之以归约或累加来实施，因此所述示范性运算也称为相乘、累加和归约运算。
下文参考图式更详细地解释示范性方面。
首先参考图2a到b，展示示范性方面的示意性表示。具体地说，图2a说明示范性实施方案200，其例如可通过经配置以实施simd指令的处理器(此视图中未展示)中的逻辑来实施。由此，实施方案200涉及接收包括三个数据元素x、y和z的数据向量以及包括系数c1、c2和值为“1”的隐式或显式系数的系数向量。在实施方案200的选项202a和202b中，执行计算x*c1+y*c2+z的simd指令，其中元素z在乘法-相加或相乘-累加逻辑中加到y*c2，其中乘法器用于计算y*c2，且利用与所述乘法器共享累加逻辑、压缩器、加法器等的优化数据路径，加上数据元素z。并行地，通过另一乘法器计算x*c1。接着将(y*c2+z)和x*c1的结果加在一起以便将项的数目“归约”到最终结果值x*c1+y*c2+z。在一些方面中，可使(y*c2+z)和x*c1的中间结果呈冗余格式(例如，作为一对求和进位向量)，且其可在后续步骤中在全加法器(例如，进位传播加法器)中进行累加和相加。在本发明的范围内，使用所属领域中已知的相乘累加逻辑将z包含在用于x*c1+y*c2的累加或归约路径中的其它变型也是可能的。
选项202a与202b之间的差别可基于接收到的数据向量中的项z和y的相对位置。举例来说，基于数据元素具有表示为[x，y，z]或[x，z，y]的相对次序(其中系数分别遵循系数向量[c1，c2，1]或[c1，1，c2])中的对应次序)，选择选项202a或202b。将观测到，这两个选项实际上都执行相同的计算而获得相同的结果。
参考图2b，实施方案201类似于实施方案200，其中变化为，z可首先与x*c1累加，且其结果可与y*c2累加。选项204a和204b可分别取决于数据向量中所接收的项的相对次序是[x，z，y]还是[z，x，y]，同时记住，通过任一选项均获得相同的结果。此外，可例如取决于所述项由simd指令接收到的次序来选择选项202a、202b、204a和204b中的任一个，且最终结果相同，即，x*c1+y*c2+z。
因此，示范性方面可涉及用于通过并行实施m(例如2^n)个乘积的乘法且将c个被乘数加到其结果来计算s＝m+c(例如，2^n+c)个乘积项的和的simd指令的实施方案，其中c个项具有与值为1的乘数运算数(例如，系数或权值)相乘的被乘数运算数。在上文图2a到b的实例中，m的值＝2(或n＝1)且c＝1，其中执行了两个并行乘法且加上了一个被乘数z。
现参考图3，参考示范性方面说明逻辑300。逻辑300可提供于例如经配置以支持对8位宽数据元素的四个或更多个simd运算的处理器(此视图中未展示)的设备中。所述设备还可包含存储器(此视图中未展示)。示范性simd指令可(例如从存储器)接收具有八个8位宽数据元素的32位数据向量vuu。然而，出于此论述的目的，仅充分说明vuu的具有四个8位元素[3:0]的下半部vu302。另外两个8位元素b[5]和b[4]可来源于vuu的上半部，但并未充分说明vuu的上半部。如果仅vu302而非64位宽向量vuu被提供到逻辑300，则额外8位元素b[5]和b[4]可通过不同源供应。还展示具有四个8位宽元素或系数rt.b[3]到rt.b[0]的32位系数向量rt304和具有两个16位宽结果h[1]和h[0]的32位宽结果向量vd310。向量vu302、rt304和vd310可以是提供于或以通信方式耦合到上文所提到的处理器的寄存器组(或其它存储器，此视图中未展示)的物理寄存器的逻辑寄存器名称。
在逻辑300的一方面，四个乘法器306a到b用于以simd方式执行作为被乘数的vu302的8位元素b[3]到b[0]与作为乘数的8位元素rt.b[3]到rt.b[0]的四个并行8×8位乘法(如所见，在这种情况下，m＝4或n＝2)。四个乘积拆分成各自有两个乘积项的两个组，且额外项b[5]和b[4]分别加到这些组中的每一个。所述额外项不乘以系数，或换句话说，其实际上乘以隐式系数1(如所见，在这种情况下c＝1)。
举例来说，在第一运算中，乘法器306a和306b用于提供乘积b[0]*rt.b[0]和b[1]*rt.b[1](类似于先前所描述的x*c1和y*c2)。在一些方面中，可在此级中得到如所属领域中已知的呈冗余格式的乘积b[0]*rt.b[0]和b[1]*rt.b[1]，其中所述乘积表达为一对求和进位向量而非使用例如进位传播加法器解算为最终值。不论其格式怎样，将b[0]*rt.b[0]和b[1]*rt.b[1]供应到加法器或竖直累加器308a。额外第三项b[4]也供应到竖直累加器308a，其接着加上b[0]*rt.b[0]+b[1]*rt.b[1]+b[4]且将结果存储于结果向量312a的元素h[0]中。在一些方面中，存储在寄存器的元素h[0](比如h[0]_old)中的包括结果向量312a的先前值可视需要通过路径312a在竖直累加器308a中累加(或竖直归约)以产生b[0]*rt.b[0]+b[1]*rt.b[1]+b[4]+h[0]_old，且最终结果可存储在h[0]中。在一些情况下，h[0]_old可在无额外项b[4]的情况下与b[0]*rt.b[0]+b[1]*rt.b[1]累加以获得不同结果b[0]*rt.b[0]+b[1]*rt.b[1]+h[0]_old，其也具有先前所描述的格式x*c1+y*c2+z。
并行于上文所描述的第一运算，逻辑300经配置以执行类似于所述第一运算的第二运算。在不重复类似过程的详尽描述的情况下，所述第二运算涉及通过路径312b使用乘法器306c到d、竖直累加器308b和任选的h[1]_old的累加来计算b[2]*rt.b[2]+b[3]*rt.b[3]+b[5]或b[2]*rt.b[2]+b[3]*rt.b[3]+b[5]+h[1]_old。因此，第一运算和第二运算可用于使用四个乘法器对两个三项的集合实施相乘、累加和归约运算。
尽管未具体说明，在本发明的范围内可能有各种替代性方面。举例来说，逻辑300的变型可涉及在单个累加器中相加所有四个乘法器306a到306d的结果且例如加上一个额外项以产生结果，例如，b[0]*rt.b[0]+b[1]*rt.b[1]+b[2]*rt.b[2]+b[3]*rt.b[3]+b[4]。以此方式，2^2+1个项可通过2^2个乘法的乘积与一个项(其隐式地乘以1)累加来进行归约。类似地，在运算数的位宽、并行simd计算的数目、所支持的数据路径的位宽等方面的变化也是可能的，从而支持广泛多种simd指令。
因此，在上文所论述的一或多个方面中，有可能通过实施m个乘法且将c个项与所述m个乘法的结果累加来对s＝m+c(例如，2^n+c)数目个项实施相乘和水平归约运算，其中c个项将乘以1。
因此，应了解，各方面包含用于执行本文揭示的过程、功能和/或算法的各种方法。举例来说，如图4中所说明，一个方面可包含执行相乘和水平归约运算的方法400。
如所展示，方法400的框402包括：接收单指令多数据(simd)指令，所述simd指令包括：第一向量，其包括m+c个被乘数元素，其中m和c是正整数(例如，具有元素b[0]和b[1]的向量vu302和由b[4]供应的额外元素)，其中m是正整数(例如，2)；以及第二向量(例如，包括rt.b[0]和rt.b[1]的rt304以及c＝1个隐式的额外系数1)。框402还包括接收第二向量，其包括m+c个对应的乘数元素，其中c个乘数元素具有值1。
在框404中，方法400包含使用处理器中的m个乘法器(例如，306a到b)执行m个被乘数元素与对应的m个乘数元素的m个乘法以产生m个乘积，所述m个乘数元素并不包含其值为1的所述c个乘数元素。所述m个乘法可并行执行。
在框406中，方法400包含(例如在竖直累加器308a中)将其对应的c个乘数元素其值为1的c个被乘数元素(例如b[4])加到所述m个乘积以产生simd指令的结果。
在方法400中，m可具有值2^n，其中n是正整数。m的值可对应于由实施simd指令的处理器支持的simd通道的最大数目。在一些方面中，方法400可对应于在数字滤波器中实施相乘和水平归约运算，其中被乘数元素是数据元素且乘数元素是对应于所述数据元素的系数或权值。
参考图5，根据示范性方面的无线装置500的特定说明性方面的框图。无线装置500包含处理器502，其可包括图3的逻辑300(但为清楚起见，从此图解说明中省去逻辑300的细节)。在示范性方面中，无线装置500，且更具体地说，一些情况下的处理器502，可被配置成执行上文所描述的图4的方法400。如图5中所展示，处理器502可与存储器532通信。在一些方面中，向量302、304和310的值可存储在存储器532中和/或存储在提供于处理器502中的寄存器组(未展示)中。尽管未展示，但一或多个缓存或其它存储器结构也可包含在无线装置500中。
图5还展示耦合到处理器502和显示器528的显示控制器526。编解码器(codec)534(例如，音频和/或语音codec)可耦合到处理器502。还说明了其它组件，例如无线控制器540(其可包含调制解调器)。扬声器536和麦克风538可耦合到codec534。图5还指示无线控制器540可耦合到无线天线542。在特定方面中，处理器502、显示控制器526、存储器532、codec534和无线控制器540包含在系统级封装或芯片上系统装置522中。
在特定方面中，输入装置530和电源544耦合到芯片上系统装置522。此外，在特定方面中，如图5中所说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544在芯片上系统装置522的外部。然而，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544中的每一个可耦合到芯片上系统装置522的组件，例如接口或控制器。
应注意，尽管图5描绘无线通信装置，但处理器502和存储器532还可集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理(pda)、固定位置数据单元或计算机中。此外，无线装置500的至少一或多个示范性方面可集成在至少一个半导体裸片中。
所属领域的技术人员应了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
此外，所属领域的技术人员应了解，结合本文所揭示的方面而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清晰地说明硬件与软件的这种可互换性，上文已大体就其功能性来描述了各种说明性组件、块、模块、电路和步骤。此类功能性是实施为硬件还是软件取决于特定应用和外加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施决策不应被解释为会引起脱离本发明的范围。
结合本文中所揭示的方面描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以硬件和软件模块的组合来实施。软件模块可驻存在ram存储器、快闪存储器、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动磁盘、cd-rom或所属领域中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成整体。
因此，本发明的一方面可包含一种实施用于执行相乘和水平归约运算的方法的计算机可读媒体。因此，本发明不限于所说明的实例，且任何用于执行本文中所描述的功能性的装置包含在本发明的方面中。
虽然前述揭示内容展示本发明的说明性方面，但应注意，可在不脱离如所附权利要求书界定的本发明的范围的情况下在其中做出各种改变和修改。不必以任何特定次序来执行根据本文中所描述的本发明的方面的方法权利要求的功能、步骤和/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。