本公开涉及处理逻辑、微处理器和相关联的指令集架构领域，所述指令集架构当由处理器或其他处理逻辑执行时执行逻辑、数学或其他功能操作。
相关技术说明
多处理器系统正变得越来越普遍。多处理器系统的应用包括动态域分区一直延续到桌面计算。为了利用多处理器系统，可以将有待执行的代码分成多个线程以供由各种处理实体执行。可以彼此并行地执行每个线程。当指令在处理器上接收时其可以被解码为原生或更原生的词语或指令字以供在处理器上执行。处理器可以在片上系统中实施。被组织成三到五个元素的元组的数据结构可以用于媒体应用、高性能计算应用、以及分子动力学应用中。
附图说明
实施例以举例的方式被展示并且不限于附图中的图：
图1a是根据本公开的实施例的形成有可以包括用于执行指令的执行单元的处理器的示例性计算机系统的框图；
图1b展示了根据本公开的实施例的数据处理系统；
图1c展示了用于执行文本串比较操作的数据处理系统的其他实施例；
图2是根据本公开的实施例的可以包括用于执行指令的逻辑电路的处理器的微架构的框图；
图3a展示了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示；
图3b展示了根据本公开的实施例的可能的寄存器中数据存储格式(in-registerdatastorageformat)；
图3c展示了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示；
图3d展示了操作编码格式的实施例；
图3e展示了根据本公开的实施例的具有四十个位或更多个位的另一种可能的操作编码格式；
图3f展示了根据本公开的实施例的又另一种可能的操作编码格式；
图4a是框图，展示了根据本公开的实施例的有序流水线和寄存器重命名级、乱序发布/执行流水线；
图4b是框图，展示了根据本公开的实施例的有待包括在处理器中的有序架构核和寄存器重命名逻辑、乱序发布/执行逻辑；
图5a是根据本公开的实施例的处理器的框图；
图5b是根据本公开的实施例的核的示例实施方式的框图；
图6是根据本公开的实施例的系统的框图；
图7是根据本公开的实施例的第二系统的框图；
图8是根据本公开的实施例的第三系统的框图；
图9是根据本公开的实施例的片上系统的框图；
图10展示了根据本公开的实施例的包含可以执行至少一条指令的中央处理单元和图形处理单元的处理器；
图11是框图，展示了根据本公开的实施例的ip核的开发；
图12展示了根据本公开的实施例可以如何由不同类型的处理器对第一类型的指令进行仿真；
图13展示了对照根据本公开的实施例的用于将源指令集中的二进制指令转换为目标指令集中的二进制指令的软件指令转换器的使用的框图；
图14是根据本公开的实施例的处理器的指令集架构的框图；
图15是根据本公开的实施例的处理器的指令集架构的更详细框图；
图16是根据本公开的实施例的用于处理器的指令集架构的执行流水线的框图；
图17是根据本公开的实施例的用于利用处理器的电子装置的框图；
图18是根据本公开的实施例的用于混合和置换指令或操作序列的指令和逻辑的示例系统的图示；
图19展示了根据本公开的实施例的数据处理系统的执行向量操作的示例处理器核；
图20是框图，展示了根据本公开的实施例的示例扩展向量寄存器堆；
图21是根据本公开的实施例的数据转换的结果的图示；
图22是根据本公开的实施例的混合和置换指令的操作的图示；
图23是根据本公开的实施例的置换指令的操作的图示；
图24是根据本公开的实施例的针对八个结构的数组的使用多次聚集的数据转换的操作的图示；
图25是根据本公开的实施例的针对八个结构的数组的数据转换的初级(naive)操作的图示；
图26是根据本公开的实施例的用于使用混合和置换操作来执行转换的系统的操作的图示；
图27是根据本公开的实施例的用于使用混合和置换操作来执行转换的系统的进一步操作的图示；并且
图28展示了根据本公开的实施例的用于执行混合和置换操作以实现数据转换的示例方法。
具体实施方式
以下说明描述了用于在处理设备上执行混合和置换操作序列的指令和处理逻辑的实施例。混合和置换序列可以是如跨步-5(stride-5)等跨步操作的一部分。这种处理设备可以包括乱序处理器。在以下具体实施方式中，阐述了诸如处理逻辑、处理器类型、微架构条件、事件、启用机制等许多具体细节以便提供对本公开的实施例的更全面理解。然而，本领域技术人员应理解的是，可以在没有这些具体细节的情况下实践实施例。另外，未详细示出一些熟知的结构、电路等，从而避免不必要地模糊本公开的实施例。
虽然参照处理器来描述下列各实施例，但是，其他实施例也适用于其他类型的集成电路和逻辑器件。本公开的实施例的类似技术和教导可应用于可受益于更高的流水线吞吐量和改善的性能的其他类型的电路或半导体器件。本公开的诸个实施例的教导适用于执行数据操纵的任何处理器或机器。然而，实施例不限于执行512位、256位、128位、64位、32位或16位数据操作的处理器或机器，并可以应用于其中可以执行对数据的操纵或管理的任何处理器和机器。另外，下列描述提供了示例，并且为了进行说明，所附附图示出各种示例。然而，这些示例不应当以限制性意义来解释，因为它们仅仅旨在提供本公开的诸个实施例的示例，而并非对本公开的实施例的所有可能实现方式进行穷举。
虽然下述的示例是在执行单元和逻辑电路情境下描述指令处理和分配，但本公开的其他实施例也可通过存储在机器可读有形介质上的数据和/或指令来完成，这些数据和/或指令在被机器执行时使得机器执行与本公开至少一个实施例相一致的功能。在一个实施例中，与本公开的实施例相关联的功能被具体化在机器可执行指令中。这些指令可用来使可以通过这些指令而被编程的通用处理器或专用处理器执行本公开的步骤。本公开的诸个实施例也可以作为计算机程序产品或软件来提供，该计算机程序产品或软件可包括其上存储有指令的机器或计算机可读介质，这些指令可被用来对计算机(或其他电子设备)进行编程来执行根据本公开的实施例的一个或多个操作。此外，本公开的多个实施例的多个步骤可由包含用于执行这些步骤的固定功能逻辑的专用硬件组件来执行，或由经编程的计算机组件以及固定功能硬件组件的任何组合来执行。
被用于对逻辑进行编程以执行本公开的诸个实施例的指令可被存储在系统的存储器(诸如，dram、高速缓存、闪存、或其他存储器)中。此外，指令可经由网络或通过其他计算机可读介质来分配。因此，机器可读介质可包括用于以机器(诸如，计算机)可读形式存储或发送信息的任何机制，但不限于：软盘、光盘、紧凑盘只读存储器(cd-rom)、磁光盘、只读存储器(rom)、随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)、磁卡或光卡、闪存、或在经由互联网通过电、光、声、或其他形式的传播信号(诸如，载波、红外信号、数字信号等)发送信息中所用的有形机器可读存储器。因此，计算机可读介质可以包括适用于以机器(例如，计算机)可读形式存储或发送电子指令或信息的任何类型的有形的机器可读介质。
设计会经历多个阶段，从创造到仿真到制造。表示设计的数据可用多种方式来表示该设计。首先，像仿真中可以有用的那样，可以使用硬件描述语言或另一功能性描述语言来表示硬件。此外，可在设计过程的某些阶段产生具有逻辑和/或晶体管门电路的电路级模型。此外，设计在某个阶段可以达到表示硬件模型中各种设备的物理布置的数据的层级。在使用一些半导体制造技术的情况下，表示硬件模型的数据可以是指定在用于制造集成电路的掩模的不同掩模层上存在或不存在各种特征的数据。在任何设计表示中，数据可以被存储在任何形式的机器可读介质中。存储器或者磁或光存储设备(诸如，盘)可以是存储经由光或电波发送的信息的机器可读介质，调制或以其他方式生成这些光或电波以发送这些信息。当发送指示或承载代码或设计的电载波达到实现该电信号的复制、缓冲或重新发送的程度时，可以产生新的副本。因此，通信提供商或网络提供商会在有形机器可读介质上至少临时地存储具体化本公开的诸个实施例的技术的物品(诸如，编码在载波中的信息)。
在现代处理器中，可以将多个不同的执行单元用于处理和执行各种代码和指令。一些指令可以更快地完成，而其他指令可能需要多个时钟周期来完成。指令的吞吐量越快，则处理器的总体性能越好。因此，使尽可能多的指令尽可能快地执行将会是有利的。然而，可能存在具有较大的复杂度并且在执行时间和处理器资源方面要求更多的某些指令，诸如浮点指令、加载/存储操作、数据移动等等。
因为更多的计算机系统被用于互联网、文本以及多媒体应用，所以已逐渐地引进了附加的处理器支持。在一个实施例中，指令集可与一个或多个计算机架构相关联，一个或多个计算机架构包括：数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理以及外部输入和输出(i/o)。
在一个实施例中，指令集架构(isa)可由一个或多个微架构来实现，微架构可包括用于实现一个或多个指令集的处理器逻辑和电路。因此，具有不同微架构的多个处理器可共享公共指令集的至少一部分。例如，
指令可以包括一个或多个指令格式。在一个实施例中，指令格式可指示多个字段(位的数量、位的位置等)以指定将要被执行的操作以及将要对其执行操作的操作数等。在进一步的实施例中，一些指令格式可由指令模板(或子格式)进一步定义。例如，给定指令格式的指令模板可被定义为具有指令格式字段的不同的子集，和/或被定义为具有以不同方式进行解释的给定字段。在一个实施例中，可以使用指令格式(并且，如果定义过，则以该指令格式的指令模板中的给定的一个)来表示指令，并且该指令指定或指示操作以及该操作将操作的操作数。
科学应用、金融应用、自动向量化通用应用、rms(识别、挖掘和合成)应用以及视觉和多媒体应用(例如，2d/3d图形、图像处理、视频压缩/解压缩、语音识别算法和音频处理)可能需要对大量数据项执行相同的操作。在一个实施例中，单指令多数据(simd)指的是使得处理器对多个数据元素执行一个操作的指令类型。可将simd技术用于可将寄存器中的多个位逻辑地划分为多个固定尺寸或可变尺寸的数据元素(每个数据元素表示单独的值)的处理器中。例如，在一个实施例中，可将64位寄存器中的多个位组织为包含四个单独的16位数据元素的源操作数，每个数据元素表示单独的16位的值。该数据类型可被称为‘紧缩’数据类型或‘向量’数据类型，并且该数据类型的操作数可被称为紧缩数据操作数或向量操作数。在一个实施例中，紧缩数据项或向量可以是存储在单个寄存器中的紧缩数据元素的序列，并且紧缩数据操作数或向量操作数可以是simd指令(或“紧缩数据指令”或“向量指令”)的源操作数或目的地操作数。在一个实施例中，simd指令指定了将要对两个源向量操作数执行以生成具有相同或不同尺寸的、具有相同或不同数量的数据元素的、具有相同或不同数据元素顺序的目的地向量操作数(也被称为结果向量操作数)的单个向量操作。
诸如由
在一个实施例中，目的地寄存器/数据和源寄存器/数据可以是表示对应数据或操作的源和目的地的通用术语。在一些实施例中，它们可由寄存器、存储器或具有与所描绘的那些名称或功能不同的名称或功能的其他存储区域来实现。例如，在一个实施例中，“dest1”可以是临时存储寄存器或其他存储区域，而“src1”和“src2”可以是第一和第二源存储寄存器或其他存储区域，等等。在其他实施例中，src和dest存储区域中的两个或更多可对应于相同存储区域中的不同数据存储元素(例如，simd寄存器)。在一个实施例中，通过例如将对第一和第二源数据执行的操作的结果写回至两个源寄存器中作为目的地寄存器的那个寄存器，源寄存器中的一个也可以作为目的地寄存器。
图1a是根据本公开的实施例的示例性计算机系统的框图，该计算机系统被形成为可以包括用于执行指令的执行单元的处理器。根据本公开，诸如在本文中所描述的实施例中，系统100可以包括诸如处理器102之类的组件，该处理器102用于使用包括逻辑的执行单元以执行算法来处理数据。系统100可以代表基于可从美国加利福尼亚州圣克拉拉市的英特尔公司获得的pentiumtmiii、pentiumtm4、xeontm、itaniumtm、xscaletm和/或strongarmtm微处理器的处理系统，不过也可使用其它系统(包括具有其它微处理器的pc、工程工作站、机顶盒等)。在一个实施例中，样本系统100可执行可从美国华盛顿州雷蒙德市的微软公司获得的windowstm操作系统的一个版本，不过也可使用其它操作系统(例如unix和linux)、嵌入式软件、和/或图形用户界面。因此，本公开的各实施例不限于硬件电路和软件的任何特定组合。
诸实施例不限于计算机系统。本公开的实施例可用于其他设备，诸如手持式设备和嵌入式应用。手持式设备的某些示例包括蜂窝电话、网际协议设备、数码相机、个人数字助理(pda)以及手持式pc。嵌入式应用可包括微控制器、数字信号处理器(dsp)、芯片上系统、网络计算机(netpc)、机顶盒、网络集线器、广域网(wan)交换机、或可执行根据至少一个实施例的一条或多条指令的任何其他系统。
计算机系统100可包括处理器102，处理器102可包括一个或多个执行单元108，用于执行算法以执行根据本公开的一个实施例的至少一个指令。可在单处理器桌面或服务器系统的情境中描述一个实施例，但是可将其他实施例包括在多处理器系统中。系统100可以是“中枢”系统架构的示例。系统100可以包括处理器102以用于处理数据信号。处理器102可以包括复杂指令集计算机(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器、实现多个指令集组合的处理器或任意其他处理器设备(例如，数字信号处理器)。在一个实施例中，处理器102可以耦合至处理器总线110，处理器总线110可以在处理器102与系统100中的其他组件之间传输数据信号。系统100的多个要素可以执行为熟悉本领域的人员所公知的它们的常规功能。
在一个实施例中，处理器102可以包括第一级(l1)内部高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级内部高速缓存。在另一个实施例中，高速缓存存储器可驻留在处理器102的外部。其他实施例也可包括内部高速缓存和外部高速缓存的组合，这取决于特定实现和需求。寄存器堆106可将不同类型的数据存储在各种寄存器(包括整数寄存器、浮点寄存器、状态寄存器、指令指针寄存器)中。
执行单元108(包括用于执行整数和浮点操作的逻辑)也驻留在处理器102中。处理器102还可包括存储用于某些宏指令的微代码的微代码(ucode)rom。在一个实施例中，执行单元108可以包括用于处置紧缩指令集109的逻辑。通过将紧缩指令集109包括在通用处理器102以及用于执行指令的相关联的电路的指令集中，可以使用通用处理器102中的紧缩数据来执行由许多多媒体应用使用的操作。因此，通过将处理器数据总线的完整宽度用于对紧缩数据执行操作，可加速并更高效地执行许多多媒体应用。这可减少在处理器数据总线上传输更小数据单元以在一个时间对一个数据元素执行一个或多个操作的需要。
执行单元108的实施例也可以用于微控制器、嵌入式处理器、图形设备、dsp及其他类型的逻辑电路。系统100可以包括存储器120。存储器120可以实现为动态随机存取存储器(dram)设备、静态随机存取存储器(sram)设备、闪存设备或其他存储器设备。存储器120可存储由可由处理器102执行的数据信号来表示的指令119和/或数据121。
系统逻辑芯片116可以耦合至处理器总线110和存储器120。系统逻辑芯片116可以包括存储器控制器中枢(mch)。处理器102可以经由处理器总线110与mch116通信。mch116可以提供至存储器120的高带宽存储器路径118，用于指令119和数据121的存储，并且用于图形命令、数据和纹理的存储。mch116可以引导处理器102、存储器120以及系统100内的其他组件之间的数据信号，并用于在处理器总线110、存储器120和系统i/o122之间桥接数据信号。在一些实施例中，系统逻辑芯片116可提供用于耦合至图形控制器112的图形端口。mch116可通过存储器接口118耦合至存储器120。图形卡112可通过加速图形端口(agp)互连114耦合至mch116。
系统100可使用专有中枢接口总线122以将mch116耦合至i/o控制器中枢(ich)130。在一个实施例中，ich130可经由本地i/o总线来提供到某些i/o设备的直接连接。本地i/o总线可包括用于将外围设备连接到存储器120、芯片组以及处理器102的高速i/o总线。示例可包括音频控制器129、固件中枢(闪存bios)128、无线收发机126、数据存储设备124、包括用户输入接口125(可包括键盘接口)的传统i/o控制器123、串行扩展端口127(诸如，通用串行总线(usb))以及网络控制器134。数据存储设备124可以包括硬盘驱动器、软盘驱动器、cd-rom设备、闪存设备、或其他大容量存储设备。
对于系统的另一个实施例，根据一个实施例的指令可以与芯片上系统一起使用。芯片上系统的一个实施例包括处理器和存储器。用于一个这样的系统的存储器可以包括闪存。闪存可位于与处理器和其他系统组件相同的管芯上。此外，诸如存储器控制器或图形控制器之类的其他逻辑块也可位于芯片上系统上。
图1b示出数据处理系统140，该数据处理系统140实现本公开的实施例的原理。本领域的技术人员将容易理解，本文描述的多个实施例可利用替代的处理系统来操作，而不背离本公开的多个实施例的范围。
计算机系统140包括用于执行根据一个实施例的至少一条指令的处理核159。在一个实施例中，处理核159表示任何类型的架构(包括但不限于，cisc、risc或vliw类型架构)的处理单元。处理核159也可适于以一种或多种处理技术来制造，并且通过足够详细地表示在机器可读介质上可适用于促进所述制造。
处理核159包括执行单元142、一组寄存器堆145以及解码器144。处理核159也可以包括对于理解本公开的实施例不是必需的附加电路(未示出)。执行单元142可以执行处理核159接收到的指令。除了执行典型的处理器指令外，执行单元142也可执行紧缩指令集143中的指令，以便对紧缩数据格式执行操作。紧缩指令集143可包括用于执行本公开的多个实施例的指令以及其他紧缩指令。执行单元142可通过内部总线耦合至寄存器堆145。寄存器堆145可表示处理核159上用于存储包括数据的信息的存储区域。如前文所述，可以理解，该存储区域可以存储紧缩数据并不是关键的。执行单元142可以耦合至解码器144。解码器144可以将处理核159接收到的指令解码为控制信号和/或微代码进入点。响应于这些控制信号和/或微代码进入点，执行单元142执行合适的操作。在一个实施例中，解码器可以解释指令的操作码，该操作码将指示应当对该指令内所指示的对应数据执行什么操作。
处理核159可以与总线141耦合，用于与各种其他系统设备进行通信，其他系统设备可包括但不限于：例如，同步动态随机存取存储器(sdram)控制器146、静态随机存取存储器(sram)控制器147、猝发闪存接口148、个人计算机存储卡国际协会(pcmcia)/紧致闪存(cf)卡控制器149、液晶显示器(lcd)控制器150、直接存储器存取(dma)控制器151、以及替代的总线主接口152。在一个实施例中，数据处理系统140也可包括i/o桥154，用于经由i/o总线153与各种i/o设备进行通信。此类i/o设备可包括但不限于：例如，通用异步接收机/发射机(uart)155、通用串行总线(usb)156、蓝牙无线uart157、以及i/o扩展接口158。
数据处理系统140的一个实施例提供了移动通信、网络通信和/或无线通信，并提供了可执行包括文本串比较操作的simd操作的处理核159。可利用各种音频、视频、成像和通信算法对处理核159进行编程，这些算法包括：离散变换(诸如walsh-hadamard变换、快速傅立叶变换(fft)、离散余弦变换(dct)以及它们相应的逆变换)；压缩/解压缩技术(例如，色彩空间变换、视频编码运动估计或视频解码运动补偿)；以及调制/解调(modem)功能(例如，脉冲编码调制(pcm))。
图1c示出了执行simd文本串比较操作的数据处理系统的其它实施例。在一个实施例中，数据处理系统160可包括主处理器166、simd协处理器161、高速缓存存储器167以及输入/输出系统168。输入/输出系统168可以可选地耦合至无线接口169。simd协处理器161可以执行包括根据一个实施例的指令的操作。在一个实施例中，处理核170可适用于以一种或多种处理技术来制造，并且通过足够详细地表示在机器可读介质上，可适用于促进包括处理核170的数据处理系统160的全部或部分的制造。
在一个实施例中，simd协处理器161包括执行单元162以及一组寄存器堆164。主处理器166的一个实施例包括解码器165，该解码器165用于识别包括根据一个实施例的、用于由执行单元162执行的指令的指令集163中的多条指令。在其他实施例中，simd协处理器161也包括用于对指令集163中的多条指令进行解码的解码器165的至少部分(示为165b)。处理核170也可以包括对于理解本公开的实施例不是必需的附加电路(未示出)。
在操作中，主处理器166执行控制通用类型的数据处理操作(包括与高速缓存存储器167和输入/输出系统168之间的交互)的数据处理指令流。simd协处理器指令可以被嵌入到该数据处理指令流中。主处理器166的解码器165将这些simd协处理器指令识别为应当由附连的simd协处理器161来执行的类型。因此，主处理器166在协处理器总线166上发布这些simd协处理器指令(或表示simd协处理器指令的控制信号)。可以由任何附连的simd协处理器从协处理器总线171接收这些指令。在这种情况下，simd协处理器161可以接受并执行任何接收到的针对该simd协处理器的simd协处理器指令。
可经由无线接口169接收数据以通过simd协处理器指令进行处理。对于一个示例，能以数字信号的形式接收到语音通信，可由simd协处理器指令处理该数字信号以便重新生成表示该语音通信的数字音频样本。对于另一个示例，能以数字位流的形式接收到被压缩的音频和/或视频，可由simd协处理器指令处理该数字位流以便重新生成数字音频样本和/或运动视频帧。在处理核170的一个实施例中，主处理器166和simd协处理器161可被集成在单个处理核170中，该单个处理核170包括执行单元162、一组寄存器堆164以及用于识别包括根据一个实施例的多条指令的指令集163中的多条指令的解码器165。
图2是根据本公开的实施例的处理器200的微架构的框图，处理器200可以包括用于执行指令的逻辑电路。在一些实施例中，可将根据一个实施例的指令实现为对具有字节尺寸、字尺寸、双字尺寸、四字尺寸等并具有诸多数据类型(例如，单精度和双精度整数和浮点数据类型)的数据元素进行操作。在一个实施例中，有序前端201可以实现处理器200的部分，该部分可以取出要被执行的指令，并准备这些指令以便稍后在处理器流水线中使用。前端201可以包括若干单元。在一个实施例中，指令预取器226从存储器中取出指令，并将这些指令馈送至指令解码器228，指令解码器228进而解码或解释这些指令。例如，在一个实施例中，解码器将所接收到的指令解码为机器可执行的被称为“微指令”或“微操作”(也称为微op或uop)的一个或多个操作。在其他实施例中，该解码器将指令解析为可由微架构用于执行根据一个实施例的多个操作的操作码以及对应的数据和控制字段。在一个实施例中，追踪高速缓存230可以在uop队列234中将经解码的uop组合为程序排序的序列或踪迹，以用于执行。当追踪高速缓存230遇到复杂指令时，微代码rom232提供完成操作所需的uop。
一些指令可以被转换为单个微op，而其他指令需要若干个微op以完成完整的操作。在一个实施例中，如果需要多于四个微op来完成指令，则解码器228可以访问微代码rom232以执行该指令。在一个实施例中，可将指令解码为少量的微op，以便在指令解码器228处进行处理。在另一实施例中，如果需要许多微op来完成操作，则可将指令存储在微代码rom232中。追踪高速缓存230参考进入点可编程逻辑阵列(pla)来确定正确的微指令指针，以从微代码rom232中读取微代码序列来完成根据一个实施例的一条或多条指令。在微代码rom232完成对指令的微op进行的序列化操作之后，该机器的前端201可以恢复从追踪高速缓存230中取出微op。
乱序执行引擎203可以准备指令以供执行。乱序执行逻辑具有若干个缓冲器，用于将指令流平滑并且重排序，以优化指令流进入流水线后的性能，并调度指令流以供执行。分配器/寄存器重命名器215中的分配器逻辑分配每个微操作需要的机器缓冲器和资源，以用于执行。分配器/寄存器重命名器215中的寄存器重命名逻辑将诸个逻辑寄存器重命名为寄存器堆中的条目。在指令调度器(存储器调度器209、快速调度器202、慢速/通用浮点调度器204、简单浮点调度器206)之前，分配器215也将每个微操作的条目分配在两个微操作队列中的一个之中，一个微操作队列用于存储器操作(存储器微操作队列207)，另一个微操作队列用于非存储器操作(整数/浮点微操作队列205)。uop调度器202、204、206基于它们的从属输入寄存器操作数源的准备就绪以及uop完成它们的操作所需的执行资源的可用性来确定uop何时准备好用于执行。一个实施例的快速调度器202可以在主时钟周期的每半个时钟周期上进行调度，而其他调度器在每个主处理器时钟周期上仅可调度一次。调度器对分配端口进行仲裁以调度微操作以便执行。
寄存器堆208、210可以设置在调度器202、204、206与执行块211中的执行单元212、214、216、218、220、222、224之间。寄存器堆208、210中的每一个分别执行整数和浮点操作。每个寄存器堆208、210可以包括旁路网络，该旁路网络可以绕开还未被写入到寄存器堆中的、刚完成的结果或者将这些结果转发到新的从属uop中。整数寄存器堆208和浮点寄存器堆210可以彼此传递数据。在一个实施例中，可以将整数寄存器堆208划分为两个单独的寄存器堆，一个寄存器堆用于数据的低阶32位，第二个寄存器堆用于数据的高阶32位。浮点寄存器堆210可以包括128位宽的条目，因为浮点指令通常具有从64至128位宽度的操作数。
执行块211可以包括执行单元212、214、216、218、220、222和224。执行单元212、214、216、218、220、222和224可以执行指令。执行块211可以包括存储微指令执行所需的整数和浮点数据操作数值的寄存器堆208和210。在一个实施例中，处理器200可以包括许多执行单元：地址生成单元(agu)212、agu214、快速alu216、快速alu218、慢速alu220、浮点alu222、浮点移动单元224。在另一个实施例中，浮点执行块222和224可以执行浮点、mmx、simd、sse以及其他操作。在又一个实施例中，浮点alu222可以包括用于执行除法、平方根和余数微op的64位除64位的浮点除法器。在各实施例中，可利用浮点硬件来处置涉及浮点值的指令。在一个实施例中，可以将alu操作传递到高速alu执行单元216和218。高速alu216和218可以执行有效等待时间为半个时钟周期的快速操作。在一个实施例中，大多数复杂的整数操作去往慢速alu220，因为慢速alu220可以包括用于长等待时间类型操作的整数执行硬件，例如，乘法器、移位器、标志逻辑和分支处理设备。存储器加载/存储操作可以由agu212和214来执行。在一个实施例中，整数alu216、218和220可以对64位数据操作数执行整数操作。在其他实施例中，alu216、218和220可实现为支持包括16、32、128以及256等的各种数据位尺寸。类似地，浮点单元222和224可实现为支持具有各种宽度的位的一系列操作数。在一个实施例中，浮点单元222和224可结合simd和多媒体指令来对128位宽的紧缩数据操作数进行操作。
在一个实施例中，在父加载完成执行之前，uop调度器202、204和206就分派从属操作。由于可以在处理器200中推测性地调度并执行uop，因此处理器200也可以包括用于处置存储器未命中的逻辑。如果数据加载在数据高速缓存中未命中，则在流水线中会存在已带着临时错误的数据离开调度器的运行中的依赖性操作。重放机制跟踪使用错误数据的指令，并重新执行这些指令。仅仅依赖性操作可能需要被重放，而可以允许独立操作完成。也可将处理器的一个实施例的调度器和重放机制设计成用于捕捉指令序列，以用于文本串比较操作。
术语“寄存器”可以是指可以被用作标识操作数的指令的部分的板上处理器存储器位置。换句话说，寄存器可以是从处理器外部(从编程者的角度来看)可用的那些处理器存储位置。然而，在一些实施例中，寄存器可能不限于特定类型的电路。相反，寄存器可以存储数据、提供数据以及执行本文中所描述的功能。本文所描述的寄存器可利用任何数量的不同技术，由处理器中的电路来实现，这些不同技术诸如，专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在一个实施例中，整数寄存器存储32位整数数据。一个实施例的寄存器堆也包含八个多媒体simd寄存器，用于紧缩数据。对于以下讨论，寄存器可以被理解为设计成保存紧缩数据的数据寄存器，诸如来自美国加利福尼亚州圣克拉拉市的英特尔公司的启用了mmx技术的微处理器的64位宽mmxtm寄存器(在一些实例中也称为“mm”寄存器)。这些mmx寄存器(在整数和浮点形式两者中是可用的)可与伴随simd和sse指令的紧缩数据元素一起操作。类似地，涉及sse2、sse3、sse4或以外的(统称为“ssex”)技术的128位宽的xmm寄存器可以保存这样的紧缩数据操作数。在一个实施例中，在存储紧缩数据和整数数据时，寄存器不需要区分这两类数据类型。在一个实施例中，整数和浮点数据可被包括在相同的寄存器堆中，或被包括在不同的寄存器堆中。进一步地，在一个实施例中，浮点和整数数据可被存储在不同的寄存器中，或被存储在相同的寄存器中。
在下述附图的示例中，可以描述多个数据操作数。图3a示出了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示。图3a示出用于128位宽操作数的紧缩字节310、紧缩字320以及紧缩双字(dword)330的数据类型。本示例的紧缩字节格式310可以是128位长，并且包含十六个紧缩字节数据元素。字节可以被定义为，例如，数据的八位。每一个字节数据元素的信息可以被存储为：对于字节0存储在位7到位0，对于字节1存储在位15到位8，对于字节2存储在位23到位16，最后对于字节15存储在位120到位127。因此，可以在该寄存器中使用所有可用的位。该存储配置提高了处理器的存储效率。同样，因为访问了十六个数据元素，所以现在可并行地对十六个数据元素执行一个操作。
通常，数据元素可以包括与具有相同长度的其他数据元素一起被存储在单个寄存器或存储器位置中的单独的数据片。在涉及ssex技术的紧缩数据序列中，存储在xmm寄存器中的数据元素的数目可以是128位除以单独的数据元素的位长。类似地，在涉及mmx和sse技术的紧缩数据序列中，存储在mmx寄存器中的数据元素的数目可以是64位除以单独的数据元素的位长。虽然图3a中示出的数据类型可以是128位长，但是本公开的实施例还可以利用64位宽或其他尺寸的操作数来操作。本示例中的紧缩字格式320可以是128位长，并且包含八个紧缩字数据元素。每个紧缩字包含十六位的信息。图3a的紧缩双字格式330可以是128位长，并且包含四个紧缩双字数据元素。每个紧缩双字数据元素包含三十二位的信息。紧缩四字可以是128位长，并包含两个紧缩四字数据元素。
图3b示出了根据本公开的实施例的可能的寄存器内数据存储格式。每个紧缩数据可包括多于一个的独立数据元素。示出了三种紧缩数据格式：紧缩半数据元素341、紧缩单数据元素342和紧缩双数据元素343。紧缩半数据元素341、紧缩单数据元素342和紧缩双数据元素343的一个实施例包含固定点数据元素。对于另一个实施例，紧缩半数据元素341、紧缩单数据元素342和紧缩双数据元素343中的一个或多个可包含浮点数据元素。紧缩半数据元素341的一个实施例可以是128位长，包含八个16位数据元素。紧缩单数据元素342的一个实施例可以是128位长，并且包含四个32位数据元素。紧缩双数据元素343的一个实施例可以是128位长，并且包含两个64位数据元素。将会理解，可进一步将此类紧缩数据格式扩展至其他寄存器长度，例如，96位、160位、192位、224位、256位或更长。
图3c示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示。无符号紧缩字节表示344示出将无符号紧缩字节存储在simd寄存器中。每一个字节数据元素的信息可以被存储为：对于字节0存储在位7到位0，对于字节1存储在位15到位8，对于字节2存储在位23到位16，最后对于字节15存储在位120到位127。因此，可以在该寄存器中使用所有可用的位。该存储配置可提高处理器的存储效率。同样，因为访问了十六个数据元素，所以现在可以并行方式对十六个数据元素执行一个操作。有符号紧缩字节表示345示出了有符号紧缩字节的存储。注意，每个字节数据元素的第八位可以是符号指示符。无符号紧缩字表示346示出了如何可以将字7到字0存储在simd寄存器中。有符号紧缩字表示347可以类似于无符号紧缩字寄存器内表示346。注意，每个字数据元素的第十六位可以是符号指示符。无符号紧缩双字表示348示出了如何存储双字数据元素。有符号紧缩双字表示349可以类似于无符号紧缩双字寄存器内表示348。注意，必要的符号位可以是每个双字数据元素的第三十二位。
fig.图3d示出了操作编码(操作码)的实施例。此外，格式360可以包括与可从美国加利福尼亚州圣克拉拉市的英特尔公司的万维网(www)intel.com/design/litcentr上获得的“ia-32英特尔架构软件开发者手册卷2：指令集参考(ia-32intelarchitecturesoftwaredeveloper'smanualvolume2:instructionsetreference)”中描述的操作码格式类型相对应的寄存器/存储器操作数寻址模式。在一个实施例中，可通过字段361和362中的一个或多个对指令进行编码。可以对于每条指令标识多至两个操作数位置，包括多至两个源操作数标识符364和365。在一个实施例中，目的地操作数标识符366可以与源操作数标识符364相同，而在其他实施例中它们可以不相同。在另一个实施例中，目的地操作数标识符366可以与源操作数标识符365相同，而在其他实施例中它们可以不相同。在一个实施例中，由源操作数标识符364和365标识的源操作数中的一个可以被文本串比较操作的结果覆写，而在其他实施例中，标识符364对应于源寄存器元件，而标识符365对应于目的地寄存器元件。在一个实施例中，操作数标识符364和365可以标识32位或64位的源和目的地操作数。
图3e示出了根据本公开的实施例的具有四十位或更多位的另一可能的操作编码(操作码)格式370。操作码格式370对应于操作码格式360，并包括可选的前缀字节378。根据一个实施例的指令可通过字段378、371和372中的一个或多个来编码。通过源操作数标识符374和375以及通过前缀字节378，可对每条指令标识多至两个操作数位置。在一个实施例中，前缀字节378可被用于标识32位或64位的源和目的地操作数。在一个实施例中，目的地操作数标识符376可以与源操作数标识符374相同，而在其他实施例中它们可以不相同。对于另一个实施例，目的地操作数标识符376可以与源操作数标识符375相同，而在其他实施例中它们可以不相同。在一个实施例中，指令对由操作数标识符374和375所标识的操作数中的一个或多个进行操作，并且可以通过该指令的结果覆写由操作数标识符374和375所标识的一个或多个操作数，而在其他实施例中，可以将由标识符374和375标识的操作数写入另一寄存器中的另一数据元素中。操作码格式360和370允许由mod字段363和373以及由可选的比例-索引-基址(scale-index-base)和位移(displacement)字节部分地指定的寄存器到寄存器寻址、存储器到寄存器寻址、由存储器对寄存器寻址、由寄存器对寄存器寻址、由立即数对寄存器寻址、寄存器到存储器寻址。
图3f示出了根据本公开的实施例的又一可能的操作编码(操作码)格式。可以通过协处理器数据处理(cdp)指令来执行64位单指令多数据(simd)算术操作。操作编码(操作码)格式380描绘了具有cdp操作码字段382和389的一条此类cdp指令。对于另一实施例，可由字段383、384、387和388中的一个或多个对cdp指令操作的这种类型进行编码。可以对每个指令标识多至三个操作数位置，包括多至两个源操作数标识符385和390以及一个目的地操作数标识符386。协处理器的一个实施例可对8位、16位、32位和64位的值进行操作。在一个实施例中，可以对整数数据元素执行指令。在一些实施例中，可使用条件字段381，有条件地执行指令。对于一些实施例，可通过字段383来对源数据尺寸进行编码。在一些实施例中，可对simd字段执行零(z)、负(n)、进位(c)和溢出(v)检测。对于一些指令，可通过字段384对饱和类型进行编码。
图4a是示出根据本公开的实施例的有序流水线以及寄存器重命名级、乱序发布/执行流水线的框图。图4b是示出根据本公开的实施例的、要被包括在处理器中的有序架构核以及寄存器重命名逻辑、乱序发布/执行逻辑的框图。图4a中的实线框示出了有序流水线，而虚线框示出了寄存器重命名的、乱序发布/执行流水线。类似地，图4b中的实线框示出了有序架构逻辑，而虚线框示出了寄存器重命名逻辑以及乱序发布/执行逻辑。
在图4a中，处理器流水线400可以包括取出级402、长度解码级404、解码级406、分配级408、重命名级410、调度(也被称为分派或发布)级412、寄存器读取/存储器读取级414、执行级416、写回/存储器写入级418、异常处理级422和提交级424。
在图4b中，箭头指示两个或更多个单元之间的耦合，且箭头的方向指示那些单元之间的数据流的方向。图4b示出了包括耦合到执行引擎单元450的前端单元430的处理器核490，且执行引擎单元和前端单元两者都可以耦合到存储器单元470。
核490可以是精简指令集计算(risc)核、复杂指令集计算(cisc)核、超长指令字(vliw)核或混合或其他核类型。在一个实施例中，核490可以是专用核，诸如例如，网络或通信核、压缩引擎、图形核等。
前端单元430可以包括耦合至指令高速缓存单元434的分支预测单元432。指令高速缓存单元434可以耦合至指令转换后备缓冲器(tlb)436。tlb436可以耦合至指令取出单元438，指令取出单元耦合至解码单元440。解码单元440可解码指令，并生成可从原始指令中解码出的、或以其他方式反映原始指令的、或可从原始指令中导出的一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号作为输出。可使用各种不同的机制来实现解码器。合适的机制的示例包括但不仅限于，查找表、硬件实现、可编程逻辑阵列(pla)、微代码只读存储器(rom)等等。在一个实施例中，指令高速缓存单元434可以进一步耦合到存储器单元470中的第2级(l2)高速缓存单元476。解码单元440可以耦合至执行引擎单元450中的重命名/分配器单元452。
执行引擎单元450可以包括耦合至引退单元454的重命名/分配器单元452以及一组一个或多个调度器单元456。调度器单元456表示任意数量的不同调度器，包括预留站、中央指令窗等。调度器单元456可以耦合到物理寄存器堆单元458。每个物理寄存器堆单元458表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一个或多个不同的数据类型(诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，等等)、状态(诸如，作为要被执行的下一条指令的地址的指令指针)等等。物理寄存器堆单元458可以被引退单元454所覆盖，以示出可实现寄存器重命名和乱序执行的多种方式(诸如，使用一个或多个重排序缓冲器和一个或多个引退寄存器堆、使用一个或多个未来文件(futurefile)、一个或多个历史缓冲器以及一个或多个引退寄存器堆；使用寄存器映射和寄存器池等等)。通常，架构寄存器从处理器外部或从编程者的视角来看可以是可见的。寄存器可能不限于任何已知特定类型的电路。各种不同类型的寄存器可适用，只要它们存储并提供本文中所述的数据。合适寄存器的示例包括但可能不限于，专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、以及专用物理寄存器和动态分配的物理寄存器的组合，等等。引退单元454和物理寄存器堆单元458可以耦合至执行群集460。执行群集460可以包括一组一个或多个执行单元462和一组一个或多个存储器访问单元464。执行单元462可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元456、物理寄存器堆单元458和执行群集460被示出为可能是复数个，因为某些实施例为某些数据/操作类型创建了多个单独流水线(例如，均具有各自调度器单元、物理寄存器堆单元和/或执行群集的标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线和/或存储器访问流水线；以及在单独的存储器访问流水线的情况下，某些实施例可以被实现为仅仅该流水线的执行群集具有存储器访问单元464)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为乱序发布/执行，并且其余流水线可以为有序发布/执行。
存储器访问单元464的集合可以耦合到存储器单元470，该存储器单元可以包括耦合到数据高速缓存单元474的数据tlb单元472，其中数据高速缓存单元耦合到第2级(l2)高速缓存单元476。在一个示例性实施例中，存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均可以耦合至存储器单元470中的数据tlb单元472。l2高速缓存单元476可以耦合至一个或多个其他等级的高速缓存，并最终耦合至主存储器。
作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线400：1)指令取出438可以执行取出和长度解码级402和404；2)解码单元440可以执行解码级406；3)重命名/分配器单元452可以执行分配级408和重命名级410；4)调度器单元456可以执行调度级412；5)物理寄存器堆单元458和存储器单元470可以执行寄存器读取/存储器读取级414；执行群集460可以执行执行级416；6)存储器单元470和物理寄存器堆单元458可以执行写回/存储器写入级418；7)各单元可牵涉到异常处理级422的性能；以及8)引退单元454和物理寄存器堆单元458可以执行提交级424。
核490可支持一个或多个指令集(诸如，x86指令集(具有增加有更新版本的一些扩展)、加利福尼亚州桑尼威尔的mips技术公司的mips指令集、加利福尼亚州桑尼威尔的arm控股公司的arm指令集(具有可选附加扩展，诸如neon))。
应当理解，核可以按各种方式来支持多线程操作(执行两个或更多个并行的操作或线程的集合)。可以由例如包括时分多线程操作、同步多线程操作(其中，单个物理核为物理核正在同步进行多线程操作的多个线程中的每一个线程提供逻辑核)或其组合来执行多线程操作支持。此类组合可以包括，例如，时分取出和解码以及此后诸如利用
尽管可以在乱序执行的上下文中描述寄存器重命名，但是，应当理解，寄存器重命名可以用于有序架构中。虽然处理器的所示出的实施例也可以包括单独的指令和数据高速缓存单元434/474以及共享的l2高速缓存单元476，但其他实施例可具有用于指令和数据两者的单个的内部高速缓存，诸如例如，第1级(l1)内部高速缓存或多个层级的内部高速缓存。在一些实施例中，系统可以包括内部高速缓存以及可以在核和/或处理器外部的外部高速缓存的组合。在其他实施例中，全部高速缓存都可以在核和/或处理器的外部。
图5a是根据本公开的实施例的处理器500的框图。在一个实施例中，处理器500可以包括多核处理器。处理器500可以包括通信地耦合至一个或多个核502的系统代理510。此外，核502和系统代理510可以通信地耦合至一个或多个高速缓存506。核502、系统代理510和高速缓存506可以经由一个或多个存储器控制单元552通信地耦合。此外，核502、系统代理510和高速缓存506可以经由存储器控制单元552通信地耦合至图形模块560。
处理器500可以包括用于将核502、系统代理510、以及高速缓存506、以及图形模块560互连的任何合适的机制。在一个实施例中，处理器500可以包括基于环的互连单元508以用于将核502、系统代理510、以及高速缓存506、以及图形模块560互连。在其他实施例中，处理器500可以包括任何数量的公知技术来将这些单元互连。基于环的互连单元508可以利用存储器控制单元552来促进互连。
处理器500可以包括存储器层级结构，该存储器层级结构包括核内的一个或多个层级的高速缓存、一个或多个共享高速缓存单元(例如高速缓存506)、或耦合到集成存储器控制器单元552的集合的外部存储器(未示出)。高速缓存506可以包括任何合适的高速缓存。在一个实施例中，高速缓存506可以包括一个或多个中级高速缓存，诸如，第2级(l2)、第3级(l3)、第4级(l4)，或其他层级的高速缓存，末级高速缓存(llc)，和/或上述各项的组合。
在各实施例中，核502中的一个或多个可以执行多线程操作。系统代理510可以包括用于协调和操作核502的组件。系统代理单元510可以包括例如功率控制单元(pcu)。pcu可以是或可以包括用于调节核502的功率状态所需的逻辑和组件。系统代理510可以包括显示引擎512，用于驱动一个或多个外部连接的显示器或图形模块560。系统代理510可以包括用于通信总线的接口514以用于图形。在一个实施例中，接口514可以由pci快速(pcie)实现。在进一步的实施例中，接口514可以由pci快速图形(peg)实现。系统代理510可以包括直接媒体接口(dmi)516。dmi516可以提供母板上的或计算机系统的其他部分上的不同桥之间的链路。系统代理510可以包括pcie桥518以用于将pcie链路提供到计算系统的其他元件。可以使用存储器控制器520和一致性逻辑522来实现pcie桥518。
核502可以以任何合适的方式来实现。核502可以是在架构和/或指令集上同构的或异构的。在一个实施例中，核502中的一些可以是有序的，而另一些可以是乱序的。在另一实施例中，核502中的两个或更多可以执行相同的指令集，而其他核仅可执行该指令集的子集或不同的指令集。
处理器500可以包括通用处理器，诸如酷睿(coretm)i3、i5、i7、2duo和quad、至强(xeontm)、安腾(itaniumtm)、xscaletm或strongarmtm处理器，这些均可以从加利福尼亚圣克拉拉市的英特尔公司获得。处理器500可以提供自另一个公司，诸如，来自arm控股公司、mips等。处理器500可以是专用处理器，诸如，例如，网络或通信处理器、压缩引擎、图形处理器、协处理器、嵌入式处理器、等等。处理器500可以被实现在一个或多个芯片上。处理器500可以是一个或多个衬底的一部分，和/或可以使用多种处理技术中的任何一种(诸如，例如，bicmos、cmos或nmos)实现在一个或多个衬底上。
在一个实施例中，高速缓存506中的给定的一个可以被核502中的多个核共享。在另一实施例中，高速缓存506中的给定的一个可以专用于核502中的一个核。将高速缓存506分配到核502可以由高速缓存控制器或其他合适的机制处置。高速缓存506中的给定的一个可以通过实现给定高速缓存506的时分而被两个或更多核502共享。
图形模块560可以实现集成图形处理子系统。在一个实施例中，图形模块560可以包括图形处理器。此外，图形模块560可以包括媒体引擎565。媒体引擎565可以提供媒体编码和视频解码。
图5b是根据本公开的实施例的核502的示例实现的框图。核502可以包括通信地耦合至乱序引擎580的前端570。核502可以通过高速缓存层级结构503通信地耦合至处理器500的其他部分。
前端570可以以任何合适的方式实现，例如全部或部分地由如上所述的前端201。在一个实施例中，前端570可以通过高速缓存层级结构503与处理器500的其他部分通信。在进一步的实施例中，前端570可以从处理器500的部分取出指令并将这些指令准备好以供稍后当这些指令被传递到乱序执行引擎580时在处理器流水线中使用。
乱序执行引擎580可以以任何合适的方式实现，例如全部或部分地由如上所述的乱序执行引擎203。乱序执行引擎580可以将接收自前端570的指令准备好以供执行。乱序执行引擎580可以包括分配模块582。在一个实施例中，分配模块582可以分配处理器500的资源或其他资源(诸如寄存器或缓冲器)以执行给定的指令。分配模块582可以在调度器(诸如存储器调度器、快速调度器或浮点调度器)中进行分配。此类调度器在图5b中可以由资源调度器584表示。分配模块582可以全部或部分地由结合图2所描述的分配逻辑实现。资源调度器584可以基于给定资源的源的准备就绪以及执行指令所需的执行资源的可用性来确定指令何时准备好用于执行。资源调度器584可以由例如上文所讨论的调度器202、204和206实现。资源调度器584可以将指令的执行调度到一个或多个资源上。在一个实施例中，此类资源可以在核502的内部，并且可以示出为例如资源586。在另一实施例中，此类资源可以在核502的外部，并且可由例如高速缓存层级结构503访问。资源可以包括，例如，存储器、高速缓存、寄存器堆或寄存器。核502内部的资源可以表示为图5b中的资源586。如果需要，被写入资源586或从资源586读出的值可以通过例如高速缓存层级结构503与处理器500的其他部分协调。当指令被分配有资源时，它们可以被放置在重排序缓冲器588中。当指令被执行时，重排序缓冲器588可以跟踪指令，并且可以选择性地基于处理器500的任何合适的标准将指令的执行重排序。在一个实施例中，重排序缓冲器588可以标识可以被独立地执行的指令或一系列指令。可以与其他此类指令并行地执行此类指令或一系列指令。核502中的并行执行可以由任何合适数量的单独的执行块或虚拟处理器执行。在一个实施例中，共享资源(诸如存储器、寄存器和高速缓存)可以被给定核502内的多个虚拟处理器访问。在其他实施例中，共享资源可以被处理器500内的多个处理实体访问。
高速缓存层级结构503可以以任何合适的方式来实现。例如，高速缓存层级结构503可以包括一个或多个较低级或中级高速缓存，诸如高速缓存572和574。在一个实施例中，高速缓存层级结构503可以包括通信地耦合至高速缓存572和574的llc595。在另一实施例中，llc595可以实现在可被处理器500的所有处理实体访问的模块590中。在进一步的实施例中，模块590可以实现在来自英特尔公司的处理器的非核模块中。模块590可以包括对于核502的执行有必要的处理器500的部分或子系统中，但是可能不实现在核502内。除了llc595之外，模块590可以包括，例如，硬件接口、存储器一致性协调器、处理器间互连、指令流水线或存储器控制器。可以通过模块590并且更具体地llc595使处理器500可访问ram599。此外，核502的其他实例可以类似地访问模块590。可以通过模块590部分地促进核502的实例的协调。
图6-8可以示出适于包括处理器500的示例性系统，而图9可以示出可包括核502中的一个或多个的示例性芯片上系统(soc)。本领域已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和实现也可以是合适的。一般地，包含本文中所公开的处理器和/或其它执行逻辑的多个系统或电子设备一般可以是合适的。
图6示出了根据本公开的实施例的系统600的框图。系统600可以包括可以耦合至图形存储器控制器中枢(gmch)620的一个或多个处理器610、615。附加的处理器615的可选性质在图6中通过虚线来表示。
每个处理器610、615可以是处理器500的某个版本。然而，应当注意，集成图形逻辑和集成存储器控制单元可能不会出现在处理器610和615中。图6示出了gmch620可以耦合至存储器640，该存储器640可以是例如动态随机存取存储器(dram)。对于至少一个实施例，dram可以与非易失性高速缓存相关联。
gmch620可以是芯片组或芯片组的部分。gmch620可以与处理器610、615进行通信，并控制处理器610、615与存储器640之间的交互。gmch620还可充当处理器610、615和系统600的其他元件之间的加速总线接口。在一个实施例中，gmch620经由诸如前端总线(fsb)695之类的多点总线与处理器610、615进行通信。
此外，gmch620可以耦合至显示器645(诸如平板显示器)。在一个实施例中，gmch620可以包括集成图形加速器。gmch620可以进一步耦合至输入/输出(i/o)控制器中枢(ich)650，该输入/输出(i/o)控制器中枢(ich)650可用于将各种外围设备耦合至系统600。外部图形设备660可以包括与另一外围设备670一起耦合至ich650的分立图形设备。
在其他实施例中，附加的或不同的处理器也可存在于系统600中。例如，附加的处理器610、615可以包括可以与处理器610相同的附加的处理器、可以与处理器610异构的或不对称的附加的处理器、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器。在物理资源610和615之间可以存在包括架构、微架构、热和功耗特征等的一系列品质度量方面的各种差异。这些差异可以有效显示为处理器610和615之间的不对称性和异构性。对于至少一个实施例，各种处理器610和615可驻留在同一管芯封装中。
图7示出了根据本公开的实施例的第二系统700的框图。如图7所示，多处理器系统700可以包括点对点互连系统，并且可以包括经由点对点互连750而被耦合的第一处理器770和第二处理器780。处理器770和780中的每一个可以是处理器500的某个版本(如处理器610、615中的一个或多个)。
虽然图7可以示出两个处理器770、780，但是应当理解本公开的范围不限于此。在其他实施例中，在给定处理器中可存在一个或多个附加处理器。
处理器770和780被示为分别包括集成存储器控制器单元772和782。处理器770还可以包括点对点(p-p)接口776和778作为其总线控制器单元的部分；类似地，第二处理器780可以包括p-p接口786和788。处理器770、780可以经由使用点对点(p-p)接口电路778、788的p-p接口750来交换信息。如图7所示，imc772和782可以将处理器耦合至相应的存储器，即，存储器732和存储器734，它们在一个实施例中可以是本地连接到相应的处理器的主存储器的部分。
处理器770、780可各自经由使用点对点接口电路776、794、786、798的各个p-p接口752、754与芯片组790交换信息。在一个实施例中，芯片组790还可以经由高性能图形接口739与高性能图形电路738交换信息。
共享高速缓存(未示出)可被包括在任一处理器中，或在两个处理器的外部但经由p-p互连与这些处理器连接，从而如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在该共享的高速缓存中。
芯片组790可以经由接口796耦合至第一总线716。在一个实施例中，第一总线716可以是外围组件互连(pci)总线或诸如pci高速总线或另一第三代i/o互连总线之类的总线，但是本公开的范围不限于此。
如图7所示，各种i/o设备714可连同总线桥718一起耦合到第一总线716，总线桥718将第一总线716耦合到第二总线720。在一个实施例中，第二总线720可以是低引脚数(lpc)总线。在一个实施例中，各种设备可以耦合至第二总线720，包括例如，键盘和/或鼠标722、通信设备727以及可包括指令/代码和数据730的存储单元728(诸如，盘驱动器或其他大容量存储设备)。此外，音频i/o724可以被耦合到第二总线720。注意，其他架构是可能的。例如，代替图7的点对点架构，系统可以实现多分支总线或其他此类架构。
图8示出了根据本公开的实施例的第三系统800的框图。图7和8中的类似元件使用类似附图标记，且在图8中省略了图7的某些方面以避免使图8的其他方面模糊。
图8示出处理器770、780可分别包括集成存储器和i/o控制逻辑(“cl”)872和882。对于至少一个实施例，cl872和882可包括诸如以上结合图5和7所描述的集成存储器控制器单元。此外，cl872、882还可包括i/o控制逻辑。图8示出了不仅存储器732、734可以被耦合到cl872、882，而且i/o设备814也可以被耦合到控制逻辑872、882。传统i/o设备815可以被耦合至芯片组790。
图9示出了根据本公开的实施例的soc900的框图。在图5中，相似的部件具有同样的附图标记。另外，虚线框可以表示更先进的soc的可选特征。互连单元902可耦合至：应用处理器910，其可包括一个或多个核的集合502a-n和共享高速缓存单元506；系统代理单元510；总线控制器单元916；集成存储器控制器单元914；一个或多个媒体处理器的集合920，其可包括集成图形逻辑908、用于提供静止和/或视频相机功能的图像处理器924、用于提供硬件音频加速的音频处理器926、以及用于提供视频编码/解码加速的视频处理器928；静态随机存取存储器(sram)单元930；直接存储器存取(dma)单元932；以及显示单元940，其用于耦合至一个或多个外部显示器。
图10示出了根据本公开的实施例的处理器，包括中央处理单元(cpu)和图形处理单元(gpu)，该处理器可执行至少一条指令。在一个实施例中，执行根据至少一个实施例的操作的指令可由cpu来执行。在另一实施例中，指令可以由gpu来执行。在又一实施例中，指令可以由gpu和cpu所执行的操作的组合来执行。例如，在一个实施例中，根据一个实施例的指令可被接收，并被解码，以便在gpu上执行。然而，经解码的指令中的一个或多个操作可由cpu来执行，并且结果被返回到gpu，以便进行指令的最终引退。相反，在一些实施例中，cpu可作为主处理器，而gpu作为协处理器。
在一些实施例中，受益于高度并行化的吞吐量处理器的指令可由gpu来执行，而受益于处理器(这些处理器受益于深度流水线架构)性能的指令可由cpu来执行。例如，图形、科学应用、金融应用以及其他并行工作负荷可受益于gpu的性能并相应地被执行，而更多的序列化应用(例如，操作系统内核或应用代码)可更适于cpu。
在图10中，处理器1000包括，cpu1005、gpu1010、图像处理器1015、视频处理器1020、usb控制器1025、uart控制器1030、spi/sdio控制器1035、显示设备1040、存储器接口控制器1045、mipi控制器1050、闪存控制器1055、双数据率(ddr)控制器1060、安全引擎1065、i2s/i2c控制器1070。其他逻辑和电路(包括更多的cpu或gpu以及其他外围设备接口控制器)可被包括在图10的处理器中。
至少一个实施例的一个或多个方面可由存储在表示处理器内的各种逻辑的机器可读介质上的表示性数据来实现，当机器读取该表示性数据时，该表示性数据使得该机器用于制造执行本文所述的技术的逻辑。可将此类表示(称为“ip核”)存储在有形的机器可读介质(“磁带”)上，并将其提供给各种顾客或生产设施，以便加载到实际制作该逻辑或处理器的制造机器中。例如，ip核(诸如由arm控股公司所开发的cortextm处理器族以及由中国科学院计算机技术研究所(ict)所开发的龙芯ip核)可被授权或销售给各种客户或受许可方，诸如德州仪器、高通、苹果、或三星，并被实现在由这些客户或受许可方生产的处理器中。
图11示出根据本公开的实施例的示出ip核开发的框图。存储设备1100可以包括仿真软件1120和/或硬件或软件模型1110。在一个实施例中，表示ip核设计的数据可经由存储器1140(例如，硬盘)、有线连接(例如，互联网)1150或无线连接1160而被提供给存储设备1100。由仿真工具和模型所生成的ip核信息可随后被发送到生产设施1165，可由第三方在该生产设施中制造该ip核以执行根据至少一个实施例的至少一条指令。
在一些实施例中，一条或多条指令可以对应于第一类型或架构(例如，x86)，并且可在不同类型或架构(例如，arm)的处理器上被转换或仿真。根据一个实施例，因此可在任何处理器或处理器类型(包括arm、x86、mips、gpu或其他处理器类型或架构)上执行指令。
图12示出了根据本公开的实施例的不同类型的处理器可以如何仿真第一类型的指令。在图12中，程序1205包含可执行与根据一个实施例的指令相同或基本相同的功能的一些指令。然而，程序1205的指令可以是与处理器1215不同或不兼容的类型和/或格式，这意味着不能够由处理器1215原生地执行程序1205中的类型的指令。然而，借助于仿真逻辑1210，可以将程序1205的指令转换成可以由处理器1215原生执行的指令。在一个实施例中，仿真逻辑可以被具体化在硬件中。在另一实施例中，可以将仿真逻辑具体化在有形的机器可读介质中，该机器可读介质包含用于将程序1205中的该类指令转换为可由处理器1215原生地执行的类型的软件。在其他实施例中，仿真逻辑可以是固定功能或可编程硬件和存储在有形的机器可读介质上的程序的组合。在一个实施例中，处理器包含仿真逻辑，而在其他实施例中，仿真逻辑在处理器之外，并且可以由第三方提供。在一个实施例中，通过执行被包括在处理器中或者与该处理器相关联的微代码或固件，处理器可以加载被具体化在包含软件的有形的机器可读介质中的仿真逻辑。
图13示出根据本公开的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器可以是软件指令转换器，但该指令转换器可以用软件、固件、硬件或其各种组合来实现。图13示出可使用x86编译器1304来编译利用高级语言1302的程序，以生成可由具有至少一个x86指令集核的处理器1316原生执行的x86二进制代码1306。具有至少一个x86指令集核的处理器1316表示任何处理器，这些处理器可通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其他程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1304表示可用于生成x86二进制代码1306(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1316上执行。类似地，图13示出可以使用替代的指令集编译器1308来编译利用高级语言1302的程序，以生成可以由不具有至少一个x86指令集核的处理器1314(例如具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核的处理器)原生执行的替代指令集二进制代码1310。
指令转换器1312可被用来将x86二进制代码1306转换成可以由不具有x86指令集核的处理器1314原生执行的代码。该转换后的代码可能与替代性指令集二进制代码1310不相同；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1312通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1306的软件、固件、硬件或其组合。
图14是根据本公开的实施例的处理器的指令集架构1400的框图。指令集架构1400可以包括任何合适数量或种类的组件。
例如，指令集架构1400可以包括处理实体，诸如一个或多个核1406、1407以及图形处理单元1415。核1406、1407可以通过任何合适的机制(诸如通过总线或高速缓存)通信地耦合至指令集架构1400的剩余部分。在一个实施例中，核1406、1407可以通过l2高速缓存控制1408通信地耦合，l2高速缓存控制1408可以包括总线接口单元1409和l2高速缓存1411。核1406、1407和图形处理单元1415可以通过互连1410彼此通信地耦合并且耦合至指令集架构1400的剩余部分。在一个实施例中，图形处理单元1415可以使用视频编解码器1420，视频编解码器定义其中特定视频信号将被编码和解码以作为输出的方式。
指令集架构1400还可以包括任何数量或种类的接口、控制器或用于与电子设备或系统的其他部分相接或通信的其他机制。此类机制可以促进与例如外围设备、通信设备、其他处理器或存储器的交互。在图14的示例中，指令集架构1400可以包括液晶显示器(lcd)视频接口1425、用户接口模块(sim)接口1430、引导rom接口1435、同步动态随机存取存储器(sdram)控制器1440、闪存控制器1445、以及串行外围接口(spi)主单元1450。lcd视频接口1425可以提供将视频信号从例如gpu1415并且通过例如移动产业处理器接口(mipi)1490或高清晰度多媒体接口(hdmi)1495输出到显示器。此类显示器可以包括例如lcd。sim接口1430可以提供到sim卡或设备的访问或来自sim卡或设备的访问。sdram控制器1440可以提供到存储器的访问或来自存储器的访问，存储器诸如sdram芯片或模块1460。闪存控制器1445可以提供到存储器的访问或来自存储器的访问，存储器诸如闪存1465或ram的其他实例。spi主单元1450可以提供到通信模块的访问或来自通信模块的访问，通信模块诸如蓝牙模块1470、高速3g调制解调器1475、全球定位系统模块1480或实现诸如802.11的通信标准的无线模块1485。
图15是根据本公开的实施例的处理器的指令集架构1500的更具体的框图。指令架构1500可以实现指令集架构1400的一个或多个方面。此外，指令集架构1500可以示出用于在处理器内的指令的执行的模块和机制。
指令架构1500可以包括通信地耦合至一个或多个执行实体1565的存储器系统1540。此外，指令架构1500可以包括高速缓存和总线接口单元，诸如通信地耦合至执行实体1565和存储器系统1540的单元1510。在一个实施例中，可以由一级或多级执行来执行将指令加载到执行实体1565中。此类级可以包括，例如，指令预取级1530、双指令解码级1550、寄存器重命名级1555、发布级1560、以及写回级1570。
在一个实施例中，存储器系统1540可以包括被执行的指令指针1580。被执行的指令指针1580可以存储标识一批指令中的最早的、未被分派的指令的值。最早指令可以与最低程序顺序(po)值相对应。po可以包括指令的唯一编号。这种指令可以是在由多个缕程(strand)表示的线程内的单条指令。po可以用于在排序指令时确保正确执行代码的语义。po可以通过诸如对在指令中编码的po的δ而非绝对值进行评估的机制来重建。这种重建的po可以被称为“rpo”。尽管本文可以引用po，但是这种po可以与rpo互换地使用。缕程可以包括指令序列，这些指令为取决于彼此的数据。所述缕程可以在编译时由二进制转换器来安排。执行缕程的硬件可以根据各种指令的po有序地执行给定缕程的指令。线程可以包括多个缕程，使得不同缕程的指令可以彼此依赖。给定缕程的po可以是所述缕程中尚未分派以从发布级开始执行的最早指令的po。因此，给定多个缕程的线程，每个缕程包括由po排序的指令，被执行的指令指针1580可以将最早的——由最低编号所展示的——po存储在线程中。
在另一实施例中，存储器系统1540可以包括引退指针1582。引退指针1582可以存储标识上一引退的指令的po的值。引退指针1582可以由例如引退单元454设置。如果还未引退指令，则引退指针1582可以包括空值。
执行实体1565可以包括任何合适数量和种类的机制，处理器可以通过该机制执行指令。在图15的示例中，执行实体1565可以包括alu/乘法单元(mul)1566、alu1567和浮点单元(fpu)1568。在一个实施例中，此类实体可以利用包含在给定地址1569内的信息。执行实体1565与级1530、1550、1555、1560和1570相结合可以共同地形成执行单元。
单元1510可以以任何合适的方式来实现。在一个实施例中，单元1510可以执行高速缓存控制。在此类实施例中，单元1510可以因此包括高速缓存1525。在进一步的实施例中，高速缓存1525可以实现为具有任何合适尺寸的l2统一高速缓存，诸如存储器的零、128k、256k、512k、1m或2m字节。在另一进一步的实施例中，高速缓存1525可以实现在纠错码存储器中。在另一实施例中，单元1510可以执行总线与处理器或电子设备的其他部分相接。在此类实施例中，单元1510可以因此包括总线接口单元1520以用于通过互连、处理器内总线、处理器间总线或其他通信总线、端口或线通信。总线接口单元1520可以提供相接以执行例如生成存储器和输入/输出地址以用于在执行实体1565与在指令架构1500外部的系统的部分之间的数据传输。
为了进一步促进其功能，总线接口单元1520可以包括中断控制和分配单元1511以用于生成中断和其他通信到处理器或电子设备的其他部分。在一个实施例中，总线接口单元1520可以包括监听控制单元1512，其为多个处理核处置高速缓存访问和一致性。在进一步的实施例中，为了提供此类功能，监听控制单元1512可以包括高速缓存到高速缓存传输单元，其处置不同高速缓存之间的信息交换。在另一进一步的实施例中，监听控制单元1512可以包括一个或多个监听过滤器1514，其监视其他高速缓存(未示出)的一致性，使得高速缓存控制器(诸如单元1510)不必直接执行此类监视。单元1510可以包括任何合适数量的计时器1515以用于使指令架构1500的动作同步。此外，单元1510可以包括ac端口1516。
存储器系统1540可以包括任何合适数量和种类的机制以用于为指令架构1500的处理需要存储信息。在一个实施例中，存储器系统1540可以包括加载存储单元1546以用于存储信息，诸如写入存储器或寄存器或从存储器或寄存器读回的缓冲器。在另一实施例中，存储器系统1540可以包括转换后备缓冲器(tlb)1545，其提供在物理地址与虚拟地址之间查找地址值。在又一实施例中，存储器系统1540可以包括存储器管理单元(mmu)1544以用于促进对虚拟存储器的访问。在再一实施例中，存储器系统1540可以包括预取器1543以用于在实际需要执行指令之前从存储器请求这些指令以减少等待时间。
指令架构1500执行指令的操作可以通过不同级来实现。例如，通过使用单元1510，指令预取级1530可以通过预取器1543访问指令。可以将被检索的指令存储在指令高速缓存1532中。预取级1530可以为快速循环模式实现选项1531，其中执行形成足够小以装入给定高速缓存的循环的一系列指令。在一个实施例中，可以实现此类执行而无需访问来自例如指令高速缓存1532的附加指令。对预取哪些指令的确定可以由例如分支预测单元1535作出，其可以访问全局历史1536中对执行的指示、对目标地址1537的指示、或返回栈1538的内容以确定接下来将执行代码的分支1557中的哪些指令。可能预取此类分支作为结果。分支1557可以通过如下所述的其他级的操作而产生。指令预取级1530可以将指令以及关于未来指令的任何预测提供到双指令解码级。
双指令解码级1550可以将所接收的指令转换成可以被执行的基于微代码的指令。双指令解码级1550可以在每个时钟周期同时解码两个指令。此外，双指令解码级1550可以将其结果传递到寄存器重命名级1555。此外，双指令解码级1550可以从其对微代码的解码和最终执行确定任何所得的分支。可以将此类结果输入到分支1557中。
寄存器重命名级1555可以将对虚拟寄存器或其他资源的引用转换成对物理寄存器或资源的引用。寄存器重命名级1555可以包括对寄存器池1556中的此类映射的指示。寄存器重命名级1555可以改变所接收的指令并且将结果发送到发布级1560。
发布级1560可以将命令发布或分派到执行实体1565。可以以乱序方式执行此类发布。在一个实施例中，可以在多个指令被执行之前在发布级1560处保存该多个指令。发布级1560可以包括指令队列1561以用于保存此类多个命令。可以由发布级1560基于任何可接受的标准(诸如资源对于给定指令的执行的可用性或合适性)将指令发布到特定处理实体1565。在一个实施例中，发布级1560可以将指令队列1561内的指令重排序，从而第一接收的指令可能不是第一执行的指令。基于指令队列1561的排序，可以将附加分支信息提供到分支1557。发布级1560可以将指令传递到执行实体1565以供执行。
一旦执行，写回级1570可以将数据写入寄存器、队列、或指令集架构1500的其他结构以传递给定命令的完成。取决于布置在发布级1560中的指令的顺序，写回级1570的操作可以使得附加指令能被执行。可以由跟踪单元1575监视或调试指令集架构1500的性能。
图16是根据本公开的实施例的用于处理器的指令集架构的执行流水线1600的框图。执行流水线1600可以示出例如图15的指令架构1500的操作。
执行流水线1600可以包括步骤或操作的任何合适组合。在1605中，可以作出对接下来会执行的分支的预测。在一个实施例中，此类预测可以基于指令的先前执行及其结果。在1610中，可以将对应于执行所预测的分支的指令加载到指令高速缓存中。在1615中，可以取出指令高速缓存中的一个或多个此类指令以供执行。在1620中，可以将已经被取出的指令解码为微代码或更具体的机器语言。在一个实施例中，可以同时解码多个指令。在1625中，可以重新分配对经解码的指令内的寄存器或其他资源的引用。例如，可以将对虚拟寄存器的引用替换为对相应的物理寄存器的引用。在1630中，可以将指令分派到队列以供执行。在1640中，可以执行指令。此类执行可以以任何合适的方式来实现。在1650中，可以将指令发布到合适的执行实体。执行指令的方式可以取决于执行指令的特定实体。例如，在1655处，alu可以执行算术功能。alu可以利用单个时钟周期以及两个移位器以用于其操作。在一个实施例中，可以采用两个alu，并且因此在1655处可以执行两个指令。在1660处，可以作出对所得分支的确定。程序计数器可以用于指示将作出分支的目的地。可以在单个时钟周期内执行1660。在1665处，可以由一个或多个fpu执行浮点算术。浮点操作可以要求多个时钟周期(诸如两个到十个周期)来执行。在1670处，可以执行乘法和除法操作。可以在四个时钟周期中执行此类操作。在1675处，可以执行将操作加载和存储到寄存器或流水线1600的其他部分。操作可以包括加载和存储地址。可以在四个时钟周期中执行此类操作。在1680处，可以根据1655-1675的所得操作的需要执行写回操作。
图17是根据本公开的实施例的用于利用处理器1710的电子设备1700的框图。电子设备1700可以包括例如笔记本、超级本、计算机、塔服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板、移动设备、电话、嵌入式计算机、或任何其他合适的电子设备。
电子设备1700可以包括通信地耦合至任何合适数量或种类的组件、外围设备、模块或设备的处理器1710。此类耦合可以通过任何合适种类的总线或接口完成，例如i2c总线、系统管理总线(smbus)、低引脚数(lpc)总线、spi、高清晰度音频(hda)总线、串行先进技术附接(sata)总线、usb总线(版本1、2、3)或通用异步接收机/发射机(uart)总线。
此类组件可以包括，例如，显示器1724、触摸屏1725、触板1730、近场通信(nfc)单元1745、传感器中枢1740、热传感器1746、快速芯片组(ec)1735、受信任平台模块(tpm)1738、bios/固件/闪存1722、数字信号处理器1760、诸如固态硬盘(ssd)或硬盘驱动器(hdd)的驱动器1720、无线局域网(wlan)单元1750、蓝牙单元1752、无线广域网(wwan)单元1756、全球定位系统(gps)1775、诸如usb3.0相机的相机1754、或以例如lpddr3标准实现的低功率双数据率(lpddr)存储器单元1715。这些组件可以各自以任何合适的方式来实现。
此外，在各实施例中，其他组件可以通过上文讨论的组件通信地耦合至处理器1710。例如，加速度计1741、环境光传感器(als)1742、罗盘1743以及陀螺仪1744可以通信地耦合至传感器中枢1740。热传感器1739、风扇1737、键盘1736以及触板1730可以通信地耦合至ec1735。扬声器1763、头戴式耳机1764以及话筒1765可以通信地耦合至音频单元1762，音频单元可以进而通信地耦合至dsp1760。音频单元1762可以包括，例如，音频编解码器和d类放大器。sim卡1757可以通信地耦合至wwan单元1756。诸如wlan单元1750、蓝牙单元1752以及wwan单元1756的组件可以以下一代形状因数(ngff)实现。
本公开的实施例涉及用于执行针对混合和置换操作的一个或多个向量操作的指令和处理逻辑。图18是根据本公开的实施例的用于混合和置换指令或操作序列的指令和逻辑的示例系统1800的图示。所述操作可以实施指令跨步(instructionstriding)，其中，多个操作同时应用于结构的不同元素。例如，所述操作可以部分地实施跨步-5操作，但是本公开的原理可以应用于对不同数量元素的跨步操作。在一个实施例中，可以对同一类型的五个元素进行所述操作。数组内的每个不同结构都可以通过不同的阴影或颜色来表示，并且给定结构内的每个元素都可以通过其数字(0...4)来显示。
更具体地，在将结构数组(aos)数据格式转换成数组结构(soa)数据格式时出现实施跨步操作的需要。图21简要地示出了这种操作。考虑存储器中或高速缓存中的数组2102，五个单独结构的数据可以连续地(无论是物理地还是虚拟地)安排在存储器中。在一个实施例中，每个数据结构(结构1...结构8)都可以具有彼此相同的格式。这八个结构各自可以是例如五元素结构，其中，每个元素都是例如双精度(double)。在其他示例中，所述结构的每个元素都可以是浮点(float)、单精度(single)或其他数据类型。每个元素都可以属于同一数据类型。数组2102在其存储器中可以由基位置r引用。
可以执行将aos转换成soa的过程。系统1800可以以高效的方式执行这种转换。
因此，可以产生数组结构2104。每个数组(数组1...数组4)都可以加载到不同的目的地中，如寄存器或存储器或高速缓存位置。每个数组都可以包括例如来自这些结构的所有第一元素、来自这些结构的所有第二元素、来自这些结构的所有第三元素、来自这些结构的所有第四元素、或者来自这些结构的所有第五元素。
通过将数组结构2104安排到各自具有来自结构数组2102的所有结构的所有特定索引元素的不同寄存器中，可以以增大的效率对每个寄存器执行附加操作。例如，在执行代码的循环中，每个结构的第一元素都可以添加到每个结构的第二元素中，或者可以分析每个结构的第三元素。通过将所有这种元素隔离到单个寄存器或其他位置中，可以执行向量操作。使用simd技术的这种向量操作可以在时钟周期中单次地对数组的所有元素执行添加、分析或其他执行。将aos变换为soa格式可以允许如所述操作等向量化操作。
返回到图18，系统1800可以执行图21所示的aos到soa转换。在一个实施例中，系统1800可以利用混合和置换操作以执行aos到soa转换。
可以在任何适当的触发下进行aos到soa转换。在一个实施例中，系统1800可以在指令流1802中表明要执行aos到soa转换的特定指令下执行这种转换。在另一实施例中，系统1800可以基于建议执行来自指令流1802的另一指令而推断应当执行aos到soa转换。例如，在确定要执行跨步操作、向量操作或对跨步数据的操作时，系统1800可以意识到对被转换成跨步数据的数据执行这种执行将更高效并且执行aos到soa转换。系统1800的任何适当部分都可以确定要执行aos到soa转换，所述适当部分如前端、解码器、动态转换器、或如适时解释器或编译器等其他适当部分。
在一些系统中，可以由聚集指令执行aos到soa转换。在其他系统中，可以由置换指令执行aos到soa转换。然而，在一个实施例中，系统1800可以使用加载、混合和置换指令来执行aos到soa转换。因此，系统1800可以更高效地执行aos到soa转换。由系统1800用于实施aos到soa转换的混合指令可以具有比置换或聚集操作更低的等待时间。此外，由系统1800用于实施aos到soa转换的混合指令可以能够在执行单元的多个执行端口上执行，这与可以在单个执行端口上执行的置换操作相反。
系统1800可以包括处理器、soc、集成电路、或其他机制。例如，系统1800可以包括处理器1804。尽管处理器1804在图18中被示出和描述为示例，但是可以使用任何适当的机制。处理器1804可以包括用于执行针对向量寄存器的向量操作的任何适当机制，包括对存储在向量寄存器中的包含多个元素的结构进行操作的机制。在一个实施例中，可以以硬件来实施这种机制。处理器1804可以完全地或部分地由图1至图17中所述的元件实施。
有待在处理器1804上执行的指令可以包括在指令流1802中。指令流1802可以通过例如编译器、适时(just-in-time)解释器、或其他合适的机制(其可以或可以不包括在系统1800中)生成或者可以由产生指令流1802的代码的起草者来指定。例如，编译器可以采用应用代码并且以指令流1802的形式生成可执行代码。指令可以由处理器1804从指令流1802中接收。指令流1802可以以任何合适的方式加载到处理器1804。例如，可以从存储设备、从其他机器或从诸如存储器系统1830等其他存储器加载有待由处理器1804执行的指令。所述指令可以到达常驻存储器(比如，ram)并在其中可用，其中，指令从存储设备中取出以便由处理器1804执行。可以由例如从常驻存储器中取出所述指令。在一个实施例中，指令流1802可以包括将触发aos到soa转换的指令1822。
处理器1804可以包括前端1806，所述前端可以包括指令取出流水线级和解码流水线级。前端1806可以使用取出单元1808来接收指令并使用解码单元1810来解码来自指令流1802的指令。经解码指令可以被分派、分配和调度以供由流水线的分配级(诸如分配器1814)执行并且被分配给特定执行单元1816以供执行。有待由处理器1804执行的一条或多条特定指令可以包括在针对由处理器1804执行而限定的函数库中。在另一实施例中，特定指令可以由处理器1804的特定部分所针对。例如，处理器1804可以识别指令流1802中用于在软件中执行向量操作的试图，并且可以将指令发布到执行单元1816中的特定执行单元。
在执行期间，可以通过存储器子系统1820来进行对数据或附加指令(包括驻留在存储器系统1830中的数据或指令)的访问。此外，执行结果可以存储在存储器子系统1820中并且随后可以被转储(flush)到存储器的其他部分中。存储器子系统1820可以包括例如存储器、ram、或高速缓存层级结构，所述高速缓存层级结构可以包括一个或多个第1级(l1)高速缓存或第2级(l2)高速缓存，这些高速缓存中的一些可由多个核1812或处理器1804共享。在由执行单元1816执行之后，指令可以由引退单元1818中的写回级或引退级来引退。可以由一个或多个核1812来执行这种执行流水线化的各个部分。
执行向量指令的执行单元1816可以以任何合适的方式来实施。在一个实施例中，执行单元1816可以包括用于存储执行一个或多个向量操作所必需的信息的存储器元件或者可以通信地耦合至所述存储器元件。在一个实施例中，执行单元1816可以包括用于对跨步5或其他数据执行跨步操作的电路系统。例如，执行单元1816可以包括用于在给定时钟周期内同时对多个数据元素实施指令的电路系统。
在本公开的实施例中，处理器1804的指令集架构可以实施被限定为
至少一些扩展向量指令可以同时对存储在向量寄存器中的向量的每个元素应用相同的操作。其他扩展向量指令可以对多个源向量寄存器中的相应元素应用相同的操作。例如，可以由扩展向量指令对存储在向量寄存器中的紧缩数据项的各个数据元素中的每一个应用相同的操作。在另一示例中，扩展向量指令可以指定单个向量操作，所述单个向量操作有待对两个源向量操作数的对应数据元素执行以便生成目的地向量操作数。
在本公开的实施例中，至少一些扩展向量指令可以由处理器核内的simd协处理器来执行。例如，核1812内的执行单元1816中的一个或多个可以实施simd协处理器的功能。simd协处理器可以完全或部分地由图1至图17中所描述的元件来实施。在一个实施例中，指令流1802内的由处理器1804接收的扩展向量指令可以被引导至实施simd协处理器的功能的执行单元1816。
在执行期间，响应于可能得益于跨步数据的操作，系统1800可以执行引起aos到soa转换1830的指令。可以在以下附图中示出这种转换的示例操作。
aos到soa转换的一些方面可以利用置换指令。置换指令可以选择性地标识待存储在目的地向量中的两个或更多个源向量的元素的任何组合。此外，可以以任何期望的顺序存储元素的组合。为了执行这种操作，可以指定索引向量，其中，索引向量的每个元素都针对目的地向量的元素指定组合源当中的哪个元素将存储在目的地向量中。
可以使用多种形式的置换指令。例如，如vpermt2d等双源置换指令可以包括掩码和三个其他运算符或参数。可以使用例如vpermt2d{掩码}源1，索引，源2来调用vpermt2d，但是参数的顺序可以采用任何适当安排。源1、索引和源2全都可以是相同尺寸的向量。掩码可以用于到目的地的选择性写入。因此，如果掩码全是1，则将写入所有结果，但是可以置位二进制掩码以便选择性地写入置换的子集。置换操作将从源1和源2的组合中选择值以写入到目的地中。任一源或索引还可以充当置换的目的地。例如，源1可以用作目的地。在其他示例中，vpermt2可以覆写源寄存器上的结果，而vpermi2可以覆写索引寄存器上的结果。索引的元素可以指定源1和源2的那些元素将被写入到目的地中。索引的处于给定位置处的给定元素可以指定源1和源2中的哪一个将被写入到目的地中、在目的地中处于所述给定位置处的位置处。索引的元素可以指定在将被写入到目的地中的源1和源2的组合内的偏移量。
例如，考虑对vpermt2d{掩码＝01111111}{源1＝zmm0＝{abcdefgh}{索引＝zmm31＝{-11161151050}{源2＝zmm1＝ijklmnop}的调用。将根据掩码写入源1(zmm0)的前七个元素。此外，索引可以指定在将被写入到目的地中的源1和源2的组合内的偏移量(从左到右)。所述组合可以包括源2到源1的级联或者{ijklmnopabcdefgh}。因此，索引可以指定目的地的第零元素将写入有源2和源1的组合的第零元素或“h”。索引可以指定目的地的第一元素将写入有源2和源1的组合的第五元素或“c”。索引可以指定(基于零的编号)目的地的第二元素将写入有源2和源1的组合的第十元素或“n”。索引可以指定(基于零的编号)目的地的第三元素将写入有源2和源1的组合的第十五元素或“i”。索引可以指定(基于零的编号)目的地的第四元素将写入有源2和源1的组合的第一元素或“g”。索引可以指定(基于零的编号)目的地的第五元素将写入有源2和源1的组合的第六元素或“b”。索引可以指定(基于零的编号)目的地的第六元素将写入有源2和源1的组合的第十一元素或“m”。索引可以指定(基于零的编号)目的地的第七元素将不被写入，因为所述元素被指定有“-1”。因此，作为结果，置换将产生存储在源1、即zmm0寄存器中的{_mbginch}。
不同置换操作提供显著的灵活性。例如，图22所示的不同置换操作可以用于从不同寄存器中选择相同的元素(“x”元素)，其中，这种元素跨这些源的位置是已知的。
aos到soa转换的一些方面可以利用混合指令。混合指令可以选择性地标识两个或更多个源向量的待存储在目的地向量中的元素的组合。然而，相比于置换指令，混合指令并不以任何顺序将源向量的组合的任何子集任意地组合到目的地向量中。混合指令可以针对目的地向量中的给定位置而选择来自源向量的处于相同位置处的哪个元素将被选择和存储。混合指令可以利用索引。对于双源混合操作，索引可以是位数组，所述位数组指定这两个源中的哪一个将向目的地向量贡献其元素。给定位置处的每个位都可以指定目的地向量内的相应位置将写入有第一源还是第二源。
可以使用多种形式的混合指令。例如，如vblendmpd等双源置换指令可以包括掩码和三个其他运算符或参数。可以使用例如vblendmpd{掩码}目的地，源1，源2来调用vblendmpd，但是参数的顺序可以采用任何适当安排。源1、目的地和源2全都可以是相同尺寸的向量。掩码可以用于针对给定位而标识源1还是源2中的相应值将被写入到目的地中。在其他情况下，这些源之一还可以是目的地。
例如，考虑对vblendmpd{掩码＝11001110}{目的地＝zmm3}{源1＝zmm0＝{abcdefgh}{源2＝zmm1＝ijklmnop}的调用。所产生的目的地向量zmm3可以被置位为{abijefgp}。
在本公开中，可以示出示例伪代码、指令和参数。然而，可以视情况而取代和使用其他伪代码、指令和参数。所述指令可以包括用于示例目的的
图19展示了根据本公开的实施例的执行simd操作的数据处理系统的示例处理器核1900。处理器1900可以完全或部分地由图1至图18中所描述的元件来实施。在一个实施例中，处理器1900可以包括主处理器1920和simd协处理器1910。simd协处理器1910可以完全或部分地由图1至图17中所描述的元件来实施。在一个实施例中，simd协处理器1910可以实施图18中所展示的执行单元1816之一的至少一部分。在一个实施例中，simd协处理器1910可以包括simd执行单元1912和扩展向量寄存器堆1914。simd协处理器1910可以执行扩展simd指令集1916的操作。扩展simd指令集1916可以包括一个或多个扩展向量指令。这些扩展向量指令可以控制数据处理操作，所述数据处理操作包括与驻留在扩展向量寄存器堆1914中的数据进行的交互。
在一个实施例中，主处理器1920可以包括解码器1922，所述解码器用于识别扩展simd指令集1916的指令以供由simd协处理器1910执行。在其他实施例中，simd协处理器1910可以包括解码器的至少一部分(未示出)以对扩展simd指令集1916的指令进行解码。处理器核1900还可以包括附加电路系统(未示出)，所述附加电路系统可能对于理解本公开的实施例是不必要的。
在本公开的实施例中，主处理器1920可以执行控制一般类型的数据处理操作的数据处理指令流，所述操作包括与(多个)高速缓存1924和/或寄存器堆1926的交互。嵌入在数据处理指令流内的可以是扩展simd指令集1916的simd协处理器指令。主处理器1920的解码器1922可以将这些simd协处理器指令识别为属于应由附接的simd协处理器1910执行的类型。相应地，主处理器1920可以在协处理器总线1915上发布这些simd协处理器指令(或表示simd协处理器指令的控制信号)。可以由任何附接的simd协处理器从协处理器总线1915接收这些指令。在图19中所展示的示例实施例中，simd协处理器1910可以接受并执行旨在用于在simd协处理器1910上执行的任何所接收simd协处理器指令。
在一个实施例中，主处理器1920和simd协处理器1920可以被集成到包括执行单元、一组寄存器堆以及用于识别扩展simd指令集1916的指令的解码器的单个处理器核1900中。
图18和图19中描绘的示例实施方式仅仅是说明性的并且并不旨在限制本文中所描述的用于执行扩展向量操作的机制的实施方式。
图20是框图，展示了根据本公开的实施例的示例扩展向量寄存器堆1914。扩展向量寄存器堆1914可以包括32个simd寄存器(zmm0至zmm31)，其中每一个都是512位宽。zmm寄存器中的每一个的较低256个位被别名化为对应的256位ymm寄存器。ymm寄存器中的每一个的较低128个位被别名化为对应的128位xmm寄存器。例如，寄存器zmm0(示出为2001)的位255至位0被别名化为寄存器ymm0，并且寄存器zmm0的位127至位0被别名化为寄存器xmm0。类似地，寄存器zmm1(示出为2002)的位255至位0被别名化为寄存器ymm1，寄存器zmm1的位127至位0被别名化为寄存器xmm1，寄存器zmm2(示出为2003)的位255至位0被别名化为寄存器ymm2，寄存器zmm2的位127至位0被别名化为寄存器xmm2，以此类推。
在一个实施例中，扩展simd指令集1916中的扩展向量指令可以在扩展向量寄存器堆1914中的寄存器中的任何一个上进行操作，包括寄存器zmm0至zmm31、寄存器ymm0至ymm15、以及寄存器xmm0至xmm7。在另一实施例中，在
在本公开的实施例中，指令集架构可以支持访问高达四个指令操作数的扩展向量指令。例如，在至少一些实施例中，扩展向量指令可以将图20中所示的32个扩展向量寄存器zmm0至zmm31中的任何一个作为源操作数或目的地操作数来访问。在一些实施例中，扩展向量指令可以访问八个专用掩码寄存器中的任何一个。在一些实施例中，扩展向量指令可以访问十六个通用寄存器中的任何一个作为源操作数或目的地操作数。
在本公开的实施例中，对扩展向量指令的编码可以包括指定有待执行的特定向量操作的操作码。对扩展向量指令的编码可以包括标识八个专用掩码寄存器k0至k7中的任何一个的编码。当所标识掩码寄存器的每个位被应用于对应的源向量元素或目的地向量元素时，其可以管控向量操作的行为。例如，在一个实施例中，这些掩码寄存器中的七个(k1至k7)可以用于有条件地管控扩展向量指令的每数据元素计算操作。在本示例中，如果相应的掩码位未被置位，则针对给定向量元素不执行所述操作。在另一实施例中，掩码寄存器(k1至k7)可以用于有条件地管控对扩展向量指令的目的地操作数的每个元素的更新。在本示例中，如果相应的掩码位未被置位，则不会使用所述操作的结果更新给定目的地元素。
在一个实施例中，对扩展向量指令的编码可以包括指定有待应用于扩展向量指令的目的地(结果)向量的掩码类型的编码。例如，这种编码可以指定是否将合并掩码或零掩码应用于向量操作的执行。如果这种编码指定合并掩码，则掩码寄存器中相应位未被置位的任何目的地向量元素的值可以保持在目的地向量中。如果这种编码指定零掩码，则掩码寄存器中相应位未被置位的任何目的地向量元素的值可以用目的地向量中的零值来替代。在一个示例实施例中，掩码寄存器k0不被用作向量操作的预测操作数。在本示例中，在其他情况下将选择掩码k0的编码值可以替代地选择全为一的隐式掩码值，从而有效地禁用掩码。在本示例中，掩码寄存器k0可以用于将一个或多个掩码寄存器作为源操作数或目的地操作数的任何指令。
以下示出了扩展向量指令的使用和语法的一个示例：
vaddpszmm1,zmm2,zmm3
在一个实施例中，以上所示指令将对源向量寄存器zmm2和zmm3的所有元素应用向量加法运算。在一个实施例中，以上所示指令将把结果向量存储在目的地向量寄存器zmm1中。可替代地，以下示出了用于有条件地应用向量运算的指令：
vaddpszmm1{k1}{z},zmm2,zmm3
在此示例中，所述指令将对源向量寄存器zmm2和zmm3的、为其置位了掩码寄存器k1中的相应位的元素应用向量加法运算。在此示例中，如果{z}修饰符被置位，则可以使用值零来代替存储在目的地向量寄存器zmm1中的结果向量的、对应于掩码寄存器k1中未被置位的位的元素的值。否则，如果{z}修饰符未被置位，或者如果{z}修饰符未被指定，则可以保留存储在目的地向量寄存器zmm1中的结果向量的、对应于掩码寄存器k1中未被置位的位的元素的值。
在一个实施例中，一些扩展向量指令的编码可以包括用于指定对嵌入式广播的使用的编码。如果对于从存储器加载数据并且执行某种计算操作或数据移动操作的指令，包括了指定对嵌入式广播的使用的编码，则来自存储器的单个源元素可以跨有效源操作数的所有元素而广播。例如，当要在对源向量的所有元素应用的计算中使用同一标量操作数时，可以为向量指令指定嵌入式广播。在一个实施例中，对扩展向量指令的编码可以包括指定被紧缩到源向量寄存器中或有待紧缩到目的地向量寄存器中的数据元素的尺寸的编码。例如，所述编码可以指定每个数据元素是字节、字、双字或四字等。在另一实施例中，对扩展向量指令的编码可以包括指定被紧缩到源向量寄存器中或有待紧缩到目的地向量寄存器中的数据元素的数据类型的编码。例如，所述编码可以指定数据表示单精度整数或双精度整数，或者多个所支持的浮点数据类型中的任何一种。
在一个实施例中，对扩展向量指令的编码可以包括指定用来访问源操作数或目的地操作数的存储器地址或存储器寻址模式的编码。在另一实施例中，对扩展向量指令的编码可以包括指定作为指令的操作数的标量整数或标量浮点数的编码。虽然本文中描述了多个特定的扩展向量指令及其编码，但这些仅仅是可以在本公开的实施例中实施的扩展向量指令的示例。在其他实施例中，可以在指令集架构中实施更多、更少或不同的扩展向量指令并且其编码可以包括更多、更少或不同的信息以控制其执行。
在各种应用中，可以使用被组织成可以单独存取的三到五个元素的元组的数据结构。例如，在媒体应用中使用的许多编码方案中，rgb(红-绿-蓝)是一种常见格式。存储这种类型的信息的数据结构可以由三个数据元素(r分量、g分量和b分量)组成，所述数据元素被连续存储并且具有相同的尺寸(例如，所述数据元素可以全都是32位整数)。对于高性能计算应用中的编码数据来说常见的格式包括共同表示多维空间内的位置的两个或更多个坐标值。例如，数据结构可以存储表示2d空间内的位置的x和y坐标或者可以存储表示3d空间内的位置的x、y和z坐标。在这些和其他类型的应用中可能出现具有较高数量的元素的其他常见数据结构。
在一些情况下，这些类型的数据结构可以被组织为数组。在本公开的实施例中，这些数据结构中的多个数据结构可以存储在单个向量寄存器中，如上述xmm、ymm或zmm向量寄存器之一。在一个实施例中，这种数据结构内的单独数据元素可以被重新组织成之后可以在simd循环中使用的类似元素的向量，因为这些元素在数据结构本身中可能不被存储为彼此靠近。应用可以包括用于以相同的方式对一种类型的所有数据元素进行操作的指令以及用于以不同的方式对不同类型的所有数据元素进行操作的指令。在一个示例中，对于各自包括rgb颜色空间中的r分量、g分量和b分量的数据结构的数组，相比于对所述数组的行中的每一个中的g分量或b分量应用的计算操作，可以对所述数组的行中的每一个(每个数据结构)中的r分量应用不同的计算操作。
在又另一示例中，许多分子动力学应用对由xyzw数据结构的数组组成的近邻列表进行操作。在此示例中，所述数据结构中的每一个都可以包括x分量、y分量、z分量和w分量。在本公开的实施例中，为了对这些类型的分量中的单独分量进行操作，可以使用一个或多个偶数或奇数向量get指令来从xyzw数据结构的数组中将x值、y值、z值和w值提取到包含同一类型的元素的单独向量中。因此，所述向量中的一个可以包括所有x值；一个可以包括所有y值；一个可以包括所有z值；并且一个可以包括所有w值。在一些情况下，在对这些单独向量内的数据元素中的至少一些进行操作之后，应用可以包括将xyzw数据结构作为整体而进行操作的指令。例如，在更新单独向量中的x、y、z和w值中的至少一些之后，应用可以包括访问数据结构之一以检索xyzw数据结构或将其作为整体而进行操作的指令。在这种情况下，可以调用一个或多个其他指令以将xyzw值存储回其原始格式中。
在本公开的实施例中，可以引起可以由处理器核(如系统1800中的核1812)或者由simd协处理器(如simd协处理器1910)实施的aos到soa转换的指令可以包括用于执行偶数向量get操作或奇数向量get操作的指令。这些指令可以将所提取数据元素存储到包含存储器中的数据结构的不同数据元素的对应向量中。在一个实施例中，这些指令可以用于从其数据元素一起存储在一个或多个源向量寄存器内的连续位置中的数据结构中提取数据元素。在一个实施例中，多元素数据结构中的每一个都可以表示数组的行。
在本公开的实施例中，向量寄存器内的不同“通道”可以用于保持不同类型的数据元素。在一个实施例中，每个通道都保持单个类型的多个数据元素。在另一实施例中，保持在单个通道中的数据元素可以不属于同一类型，但所述数据元素可以由应用以相同的方式进行操作。例如，一个通道可以保持x值，一个通道可以保持y值等等。在此上下文中，术语“通道”可以指向量寄存器的保持将以相同的方式得以处理的多个数据元素的一部分，而不是向量寄存器的保持单个数据元素的一部分。在另一实施例中，向量寄存器内的不同“通道”可以用于保持不同数据结构的数据元素。在此上下文中，术语“通道”可以指向量寄存器的保持单个数据结构的多个数据元素的一部分。在此示例中，存储在每个通道中的数据元素可以属于两种或更多种不同类型。在向量寄存器的宽度为512位的一个实施例中，可以存在四个128位通道。例如，512位向量寄存器内的最低顺序的128位可以被称为第一通道，接下来的128位可以被称为第二通道等等。在此示例中，128位通道中的每一个都可以存储两个64位数据元素、四个32位数据元素、八个16位数据元素、或者四个8位数据元素。在向量寄存器的宽度为512位的另一实施例中，可以存在两个256位通道，所述通道中的每一个都存储对应数据结构的数据元素。在此示例中，256位通道中的每一个各自都可以存储高达128位的多个数据元素。
图21是根据本公开的实施例的aos到soa转换1830的结果的图示。如上所述，考虑存储器中或高速缓存中的数组2102，五个单独结构的数据可以连续地(无论是物理地还是虚拟地)安排在存储器中。在一个实施例中，每个数据结构(结构1...结构8)都可以具有彼此相同的格式。这八个结构各自可以是例如五元素结构，其中，每个元素都是例如双精度(double)。在其他示例中，所述结构的每个元素都可以是浮点(float)、单精度(single)或其他数据类型。每个元素都可以属于同一数据类型。数组2102在其存储器中可以由基位置r引用。
可以执行将aos转换成soa的过程。系统1800可以以高效的方式执行这种转换。
因此，可以产生数组结构2104。每个数组(数组1...数组4)都可以加载到不同的目的地中，如寄存器或存储器或高速缓存位置。每个数组都可以包括例如来自这些结构的所有第一元素、来自这些结构的所有第二元素、来自这些结构的所有第三元素、来自这些结构的所有第四元素、或者来自这些结构的所有第五元素。
通过将数组结构2104安排到各自具有来自结构数组2102的所有结构的所有特定索引元素的不同寄存器中，可以以增大的效率对每个寄存器执行附加操作。例如，在执行代码的循环中，每个结构的第一元素都可以添加到每个结构的第二元素中，或者可以分析每个结构的第三元素。通过将所有这种元素隔离到单个寄存器或其他位置中，可以执行向量操作。使用simd技术的这种向量操作可以在时钟周期中单次地对数组的所有元素执行添加、分析或其他执行。将aos变换为soa格式可以允许如所述操作等向量化操作。
图22是根据本公开的实施例的混合和置换指令的操作的图示。混合和置换指令可以用于执行aos到soa转换的各个方面。
例如，考虑各自具有被标识为x坐标元素、y坐标元素、z坐标元素和w坐标元素的寄存器元素的源zmm1和zmm0，置换指令可以用于将x坐标元素和y坐标元素置换到目的地寄存器中。目的地寄存器可以包括源zmm0。由于在这些源中仅存在七个x坐标元素和y坐标元素，所以可以掩码掉到目的地的最后一个元素的写入(掩码＝0x7f)。索引(存储在zmm31中)可以限定来自zmm1和zmm0的组合的元素中的哪些元素将被存储在zmm0中以及以什么顺序存储。例如，索引向量可以包括用于待存储在目的地寄存器的最低有效位置中的x坐标元素以及待存储在目的地寄存器的接下来的有效部分中的y坐标元素的相应位置。因此，可以调用vpermt2d{0x7f}zmm0,zmm31zmm1，从而导致zmm0存储如图22所示的结果。
在另一示例中，考虑各自具有被标识为x坐标元素、y坐标元素、z坐标元素和w坐标元素的寄存器元素的源zmm1和zmm0，置换指令可以用于将元素置换到目的地寄存器中。然而，元素的顺序不可以是可任意选择的。对于源中的每个相对位置，必须选择来自源的元素以写入到目的地中。掩码可以针对源中的给定相对位置而限定哪个源将被写入到目的地中。因此，可以调用vblendmpd{0x9c}zmm2,zmm0,zmm1，从而导致zmm2存储如图22所示的结果。
混合和置换操作可以一起用于执行aos到soa转换的部分或全部。在随后的附图中更完整地详细描述了所述操作。图22展示了较小规模的这种操作。
假定目标是获得存储在寄存器zmm0、zmm1、zmm2和zmm3中的x坐标。每个寄存器都可以包括从存储器加载的内容并且可以包含多于一个x坐标，这是因为每个寄存器都包括来自多于一个结构的内容。每个寄存器的内容都可以包括每个寄存器中的相同相对位置中的x坐标(尽管来自各种结构的x坐标)。这些位置可以是例如给定索引中的第零和第五位置。因此，考虑不同置换函数的灵活性，可以使用单个索引向量(存储在zmm4中)来执行各种置换操作。索引向量可以限定x值针对这些源中的任何两个的组合而被定位在相同位置中(索引0、5、8、13)。索引向量可以重复这些值并且依赖于对置换操作的选择性使用(通过掩码)以得出目的地向量的正确组成。
例如，可以调用vpermt2d以使用索引zmm4来将zmm2和zmm3置换到zmm2中。此外，由于这两个源寄存器是源的左半部，所以其结果可以存储在最终目的地的左半部中。因此，可以使用{0xf0}来掩码置换操作，使得zmm2的左半部填充有来自zmm2和zmm3的x坐标。可以调用vpermi2d以使用索引zmm4来将zmm0和zmm1置换到zmm4中。由于这两个源寄存器是源的右半部，所以其结果可以存储在最终目的地的右半部中。因此，可以使用{0x0f}来掩码置换操作，使得zmm4的右半部填充有来自zmm0和zmm1的x坐标。显著地，zmm2和zmm4中的结果中的每一个都按顺序包括来自其对应源的x坐标。可以混合zmm2和zmm4中的两个结果。可以调用如vlendmpd等混合操作以将zmm4和zmm2混合到zmm5中。混合可以使用掩码{0xf0}来指示：对于右半部，应当使用zmm4值，并且对于左半部，应当使用zmm2值。结果可以是来自这些源的在zmm5中排序的x坐标的集合。
图23是根据本公开的实施例的置换指令的操作的图示。置换指令可以用于执行aos到soa转换的各个方面。置换指令的操作可以改进图22所示的混合和置换指令的操作，使得可以使用两个置换指令而不是两个置换指令和一个混合指令来完成相同的任务。
在一个实施例中，用于执行aos到soa转换的方面的置换指令的操作可以依赖于置换指令的特征以重复使用索引向量来存储结果。通过仅将结果选择性地存储在索引向量的一部分中并且保留索引向量的剩余部分，可以节省操作。如上所讨论的，由于可能跨反映aos的待转换部分的多个源存在给定坐标(如x坐标)的相同相对位置，所以索引向量可以重复其自身的一部分(如{1385013850})，并且可以掩码置换操作(如使用0x0f或0xf0)以得出具有所有x坐标的目的地向量。在这种情况下，可以消除索引向量的进行重复的部分，并且可以使用对剩余部分掩码的置换操作。相反，可以使用掩码来使不需要的数据元素覆写有索引值。同一写入掩码可以与置换指令一起使用，所述写入掩码覆写作为目的地的索引寄存器，从而保留一些数据值并且使用从其他源寄存器组合的数据来覆写不需要的索引值。因此，在vpermi指令中由“i”表示的置换指令的特定变体可以允许合并存放了与索引控制值混合的数据值的写入，从而将双源指令有效地转换为三源置换指令。
例如，考虑图22的相同源向量zmm0至zmm3以及类似的索引向量{1385013850}，可以调用以zmm0和zmm1作为源并且以zmm4作为索引的vperm2i。此置换指令可以将置换的结果写入到作为目的地的索引向量中。可以掩码置换操作(使用0x0f)以仅写入到索引向量zmm4的这四个最低有效元素中，从而保留现有值。由于zmm4包括对其指示这些源的任何组合的第零、第五、第八和第十三位置将包括x坐标的索引的重复，所以索引向量zmm4的一半对于随后的置换操作来说将是充足的。因此，在知道zmm4的一半将可用的情况下，可以再次使用zmm4。因此，置换操作可以将zmm0和zmm1的组合的第零、第五、第八和第十三元素——具体地，来自这些源寄存器的x坐标——复制到zmm4、即索引向量的四个最低有效位置中。zmm4的四个最高有效位置将被保留，这是因为已经在置换操作中掩码掉了所述最高有效位。
所产生的zmm4寄存器将充当用于对vperm2i的另一次调用的索引向量源。zmm4寄存器还将是置换操作的目的地。可以根据zmm4的左半部的值对其他源zmm2和zmm3进行置换，这是因为使用0xf0来掩码了置换操作。因此，zmm4中存储来自zmm0和zmm4的x坐标的四个最低有效位置将被保留。将存储来自zmm2和zmm3的附加元素(x坐标)，这是因为覆写了zmm4中的四个最高有效位中的索引值。因此，zmm4将按顺序包括来自所有四个源的x坐标。此结果可以与图22中的结果相同，但对此结果进行了两个置换操作，而不是两个置换和一个混合操作。
此操作的原理可以应用于以下进一步讨论的操作中。
图24是针对八个结构的数组的使用多个聚集、使用聚集操作的aos到soa转换的操作的图示，其中，每个结构都包括如双精度等五个元素。
图24所示的转换可以显示用于使用聚集指令来执行转换的附加序列。与图21一样，顶部行可以显示结构在存储器中的布局，其中，对0...4的列举可以标识每个向量的等效元素。不同颜色或阴影可以指示在存储器中连续布置的不同结构。每个结构元素都可以是五个双精度，从而产生四十个字节。对于总共320个数据字节，可以考虑八个这种元素。最终结果将具有第一寄存器中的所有第0元素、第二寄存器中的所有第1元素等等。
可以通过使用五个聚集指令将aos加载到寄存器中。可以使用五个knorb操作来置位掩码。
首先，可以创建聚集索引。可以使用伪代码来创建所述聚集索引：
__declspec(align(32))const__int32gather0_index[8]＝{0,5,10,15,20,25,30,35}；
__declspec(align(32))const__int32gather1_index[8]＝{1,6,11,16,21,26,31,36}；
__declspec(align(32))const__int32gather2_index[8]＝{2,7,12,17,22,27,32,37}；
__declspec(align(32))const__int32gather3_index[8]＝{3,8,13,18,23,28,33,38}；
__declspec(align(32))const__int32gather4_index[8]＝{4,9,14,19,24,29,34,39}；
聚集0的索引可以标识每个“0”元素在aos中的相对位置。聚集1的索引可以标识每个“1”元素在aos中的相对位置。聚集2的索引可以标识每个“2”元素在aos中的相对位置。聚集3的索引可以标识每个“3”元素在aos中的相对位置。聚集5的索引可以标识每个“4”元素在aos中的相对位置。
考虑到这些情况，可以调用knorw以生成掩码，随后是对vgatherdpd的五次调用。对vgatherdpd的每次调用都可以基于向每次调用供应的索引而聚集紧缩值(在这种情况下，双精度的紧缩值)。所提供的索引(r8+[ymm5->ymm9]*8)可以用于标识存储器中、将从其处聚集值并且将所述值加载到对应寄存器中的特定位置(根据基地址r8，按双精度的尺寸缩放)。可以在以下伪代码中表示这些调用：
kxnorwk1,k0,k0
kxnorwk2,k0,k0
kxnorwk3,k0,k0
kxnorwk4,k0,k0
kxnorwk5,k0,k0
vgatherdpdzmm4{k1},zmmwordptr[r8+ymm9*8]
vgatherdpdzmm3{k2},zmmwordptr[r8+ymm8*8]
vgatherdpdzmm2{k3},zmmwordptr[r8+ymm7*8]
vgatherdpdzmm1{k4},zmmwordptr[r8+ymm6*8]
vgatherdpdzmm0{k5},zmmwordptr[r8+ymm5*8]
图25是针对八个结构的数组的使用聚集操作的aos到soa转换的操作的图示，其中，每个结构都包括如双精度等五个元素。图25所示的转换可以被称为聚集操作的初级实施方式，这是因为这种转换可能不如稍后的附图所示的其他转换那么高效。图25中的操作可以实施图24所示的转换。
考虑存储器中的八个双精度的aos，可以进行五个加载操作以将数据加载到寄存器中。虽然每个结构都可以包括五个元素，但是可以进行八的倍数个加载操作。因此，不是将这八个结构加载到五个寄存器中(其中，每个寄存器都包括未使用空间)，而是可以将这八个数据结构加载到五个寄存器中。可以跨多个寄存器分裂一些结构。然后，aos到soa转换可以尝试对这八个寄存器的内容进行分类，使得这些结构的所有(八个)第一元素都处于公共寄存器中，这些结构的所有(八个)第二元素都处于公共寄存器中等等。在将处理具有另一数量(如四个)元素的结构的其他示例中，可能需要四个寄存器来存储这些结果。
可以执行五次附加加载以将数据从存储器加载到寄存器中。然而，可以使用掩码来执行这些加载，使得仅给定存储器部分的内容中的一些被加载到对应寄存器中。可以根据将来自给定分段的正确元素(如第一、第二、第三、第四或第五)过滤到寄存器中所需的掩码来选择特定掩码。由于给定寄存器将仅包含相同索引元素(也就是说，所有第一元素、所有第二元素等)，所以掩码被选择用于仅将那个元素过滤到相应寄存器中。在一些情况下，如当前附图中，可以在所有这些加载操作中使用同一掩码。例如，可以观察到的是，对于这些特定结构，掩码{01000010}可以唯一地标识不同存储器分段的不同索引元素(第一元素、第二元素等)。因此，将此同一掩码应用于从存储器加载的原始存储器分段将产生对索引元素的应用。然后，将掩码应用于适当的寄存器可以复制所需元素(也就是说，第一、第二或其他元素)。
可以针对不同掩码以及源的组合而重复同一过程，直到这些寄存器各自填充有对应元素(第一元素或第二元素等)。可以对具有第二掩码的五次加载、具有第三掩码的五次加载以及具有第四掩码的五次加载重复所述过程以实现正确的加载组合。结果可以是，每个寄存器都仅填充有原始结构数组的第一元素、第二元素、第三元素、第四元素或第五元素中的对应多个元素。然而，可以不以给定寄存器内的元素在原始数组中被排序的相同方式对所述元素进行排序。
因此，可以执行多个置换操作以对寄存器的内容进行重排序以匹配结构数组的原始顺序。例如，可以执行五个置换操作。根据需要，可以使用临时寄存器。可能需要单独的索引向量来使每次置换提供原始数组的顺序。因此，可以根据原始数组的顺序对每个寄存器的内容进行重排序。结果可以是，经转换的aos产生aos。可以在每个对应寄存器中表示这些数组。所述结构可以是数组的组合。
图25的操作可以包括总共二十五个移动和加载操作，连同五次置换。以下示出了图25的示例伪代码。
vmovupszmm5,zmmwordptr[r8]
vmovupszmm11,zmmwordptr[r8+0x40]
vmovupszmm7,zmmwordptr[r8+0x80]
vmovupszmm13,zmmwordptr[r8+0xc0]
vmovupszmm9,zmmwordptr[r8+0x100]
vmovapdzmm5{k4},zmmwordptr[r8+0xc0]
vmovapdzmm11{k4},zmmwordptr[r8+0x100]
vmovapdzmm7{k4},zmmwordptr[r8]
vmovapdzmm13{k4},zmmwordptr[r8+0x40]
vmovapdzmm9{k4},zmmwordptr[r8+0x80]
vmovapdzmm5{k3},zmmwordptr[r8+0x40]
vmovapdzmm11{k3},zmmwordptr[r8+0x80]
vmovapdzmm7{k3},zmmwordptr[r8+0xc0]
vmovapdzmm13{k3},zmmwordptr[r8+0x100]
vmovapdzmm9{k3},zmmwordptr[r8]
vmovapdzmm5{k2},zmmwordptr[r8+0x100]
vmovapdzmm11{k2},zmmwordptr[r8]
vmovapdzmm7{k2},zmmwordptr[r8+0x40]
vmovapdzmm13{k2},zmmwordptr[r8+0x80]
vmovapdzmm9{k2},zmmwordptr[r8+0xc0]
vmovapdzmm5{k1},zmmwordptr[r8+0x80]
vmovapdzmm11{k1},zmmwordptr[r8+0xc0]
vmovapdzmm7{k1},zmmwordptr[r8+0x100]
vmovapdzmm13{k1},zmmwordptr[r8]
vmovapdzmm9{k1},zmmwordptr[r8+0x40]
vpermpdzmm6,zmm4,zmm5
vpermpdzmm8,zmm3,zmm7
vpermpdzmm10,zmm2,zmm9
vpermpdzmm12,zmm1,zmm11
vpermpdzmm14,zmm0,zmm13
图26是根据本公开的实施例的用于使用混合和置换操作来执行转换的系统1800的操作的图示。可以使用同一aos源。
首先，可以将数组的八个结构不对齐地加载到如之前所示的五个寄存器中。其次，可以对寄存器执行一系列混合操作以对每个寄存器进行提取，直到其预期内容。可以执行总共十五个混合操作。在混合操作中使用的掩码可以基于相同元素(如0、1等)在寄存器中的相对位置。例如，对mm0和mm1进行比较，“0”元素出现在mm0中在位置零和五处，并且在mm1中在位置二和七处。可以忽略其他元素。因此，对作为源的mm0和mm1的混合操作可以使用掩码{1n0nn0n1}来混合，其中，“0”表示mm0，“1”表示mm1，并且“n”表示可以忽略的元素。结果可以存储到临时寄存器中，但最终复制回到mm0中。结果可以是{01043010}。换言之，mm0已经被半填充。显著地，可以在混合操作中使用同一掩码{1n0nn0n1}以关于“3”元素而混合mm1和mm2。另外，可以在混合操作中使用同一掩码以关于“4”元素而混合mm3和mm4。可以在混合操作中使用同一掩码以关于“2”元素而混合mm4和mm0。可以在混合操作中使用同一掩码以关于“1”元素而混合mm2和mm3。因此，因为可以在这些混合操作中的每一个中使用同一掩码，所以可以简化执行。
在已经执行这前五个混合操作以将元素合并到多对寄存器中之后，可以执行另外五个混合操作以将元素进一步合并到其他多对寄存器中。这五个混合操作还可以基于驻留于不同对中的类似位置内的元素而共享同一掩码。例如，mm0和mm1的组合具有位于mm1和mm2的组合具有“4”元素的相同索引处的“1”元素。因此，可以使用掩码{n1n0nn1n}来混合mm0和mm1以合并“1”元素，并且可以使用同一掩码来混合mm1和mm2以合并其中的“4”元素。可以使用掩码{n1n0nn1n}来混合寄存器mm2和mm3以合并“0”元素。可以针对源的对应其他组合而重复这种操作。
在十个混合操作之后，可以使用五个附加混合操作来混合这十个混合操作的结果本身，所述五个附加混合操作各自使用同一第三掩码。例如，在第一五个混合操作中，使用掩码{1n0nn0n1}来混合了mm0和mm1以合并“0”值。在第二五个混合操作中，使用掩码{n1n0nn1n}来混合了mm2和mm3以合并来自这些寄存器的“0”值。因此，可以混合这两个混合操作的结果本身。假定(混合{1n0nn0n1}mm0,mm1)产生存储在例如mmx中的{e7n/ae5n/an/ae2n/ae0}，其中，“e”元素是由当前位置表示的“0”元素。还假定(混合{n1n0nn1n}mm2,mm3)产生存储在例如mmy中的{n/ae6n/ae4n/an/ae1n/a}，其中，“e”元素是由当前位置表示的“0”元素。因此，可以通过使用掩码{0101n010}(0指示mmx，1指示mmy)来混合mmx和mmy从而创建接近填充的寄存器mm0。结果可以是{e7e6e5e4n/ae2e1e0}。可以存在针对第三元素的间隙。可以针对其他元素的所产生对而重复这种操作。
结果可以是寄存器mm0...mm4填充有来自对应结构的除了一个元素之外所有元素。这可能起因于这样一种事实：存在奇数数量的寄存器，并且混合操作需要偶数个输入以得到单个第三输出。显著地，缺少元素可以处于每个寄存器中的相同索引、即索引三内。掩码可以被选择为使得在此转换级处，在寄存器中总是缺少相同的元素。
为了纠正缺少元素，可以从单独的缺少元素之前被存储在其中的寄存器中加载所述元素。因此，可以执行五个加载操作。所述加载各自都可以被掩码以在相同索引处插入值，并且因此可以共享同一掩码。现在，每个寄存器都可以是从结构数组转换而来的、具有对应元素的完整补充的结构。然而，给定寄存器内的元素可以是乱序的。
因此，为了将元素固定在其正确的顺序内，可以针对每个寄存器而调用置换操作。置换可以将寄存器的单个源(或者，如果需要交换两个寄存器的内容，则为这两个寄存器)连同表示与原始数组的正确相对位置的索引向量作为其输入。因为以彼此不同的顺序使每个寄存器混乱，所以每个寄存器都可能需要单独的索引。在这5个置换操作之后，数据值可能处于正确的顺序。
用于执行这些操作的伪代码可以包括：
vmovupszmm18,zmmwordptr[r8]//对mm0进行加载
vmovupszmm16,zmmwordptr[r8+0x40]//对mm1进行加载
vmovupszmm19,zmmwordptr[r8+0x80]//对mm2进行加载
vmovupszmm17,zmmwordptr[r8+0xc0]//对mm3进行加载
vmovupszmm15,zmmwordptr[r8+0x100]//对mm4进行加载
vblendmpdzmm5{k4},zmm18,zmm16//将mm0+mm1混合到zmm5中
vblendmpdzmm11{k4},zmm16,zmm19//将mm1+mm2混合到zmm11中
vblendmpdzmm7{k4},zmm19,zmm17//将mm2+mm3混合到zmm7中
vblendmpdzmm13{k4},zmm17,zmm15//将mm3+mm4混合到zmm15中
vblendmpdzmm9{k4},zmm15,zmm18//将mm4+mm0混合到zmm9中
vblendmpdzmm14{k3},zmm18,zmm16//将mm0+mm1混合到zmm5中
vblendmpdzmm10{k3},zmm16,zmm19//将mm1+mm2混合到zmm11中
vblendmpdzmm6{k3},zmm19,zmm17//将mm2+mm3混合到zmm7中
vblendmpdzmm12{k3},zmm17,zmm15//将mm3+mm4混合到zmm15中
vblendmpdzmm8{k3},zmm15,zmm18//将mm4+mm0混合到zmm9中
vblendmpdzmm24{k2},zmm9,zmm10
//将(mm4+mm0结果)+(mm1+mm3结果)混合到zmm24中
vblendmpdzmm20{k2},zmm5,zmm6
//将(mm0+mm1结果)+(mm2+mm3结果)混合到zmm20中
vblendmpdzmm26{k2},zmm11,zmm12
//将(mm1+mm2结果)+(mm3+mm4结果)混合到zmm26中
vblendmpdzmm22{k2},zmm7,zmm8
//将(mm2+mm3结果)+(mm4+mm0结果)混合到zmm22中
vblendmpdzmm28{k2},zmm13,zmm14
//将(mm3+mm4结果)+(mm0+mm1结果)混合到zmm28中
vmovapdzmm20{k1},zmm15//插入每个寄存器的缺少的第三元素
vmovapdzmm22{k1},zmm16
vmovapdzmm24{k1},zmm17
vmovapdzmm26{k1},zmm18
vmovapdzmm28{k1},zmm19
vpermpdzmm21,zmm4,zmm20//根据原始顺序重新组织每个寄存器
vpermpdzmm23,zmm3,zmm22
vpermpdzmm25,zmm2,zmm24
vpermpdzmm27,zmm1,zmm26
vpermpdzmm29,zmm0,zmm28
//如果需要的话，复制到原始寄存器mm0...mm4中
图27是根据本公开的实施例的用于使用混合和置换操作来执行转换的系统1800的进一步操作的图示。图27的操作相比图26所示的操作的改进之处在于混合操作的数量减小。然而，其可能需要附加掩码。因此，系统1800可以基于在执行期间可用的资源而决定使用哪种方案。
图26中的操作将混合操作使用为使得在十五个混合操作之后，所有寄存器(mm0...mm4)都在相同索引位置中具有间隙。具体地，这些寄存器各自在索引三处具有间隙。因此，可以使用针对这五个加载指令的单个索引。
然而，如果允许间隙在索引中的位置浮动——能够出现在不同寄存器当中的各个索引中，则可以更灵活地使用用于产生接近完整的寄存器的混合操作。具体地，可以减小混合操作的数量。然而，考虑到间隙的位置可能改变，则执行加载操作可能需要附加掩码。
例如，可以使用十一个混合操作来执行aos到soa转换。所述转换可以使用总共七个不同的掩码。
可以使用与在图26中执行的类似方式来加载数据。寄存器mm0...mm4可以包括原始数组中的结构的未对齐部分。
对于这十一个混合操作中的前六个，可以使用两个不同的掩码：k6和k5。由于寄存器在第一轮中彼此置换，而不是全都使用同一混合掩码，所以可以使用这两个不同的掩码。由于第一轮的结果在第二轮中彼此置换，所以还可以使用两个附加掩码：k4和k3。
掩码可以被选择为允许所产生的临时寄存器中具有两个不同的间隙：在索引二和索引三处的间隙。具体地，mm1和mm2可以在第四索引、而不是如mm0、mm3和mm4中的第三索引处具有间隙。
掩码的示例值可以为例如：
k6：0x8c
k5：0xc6
k4：0x52
k3：0x4a
因此，可以使用两个掩码(而不是如图26所执行的一个)来适当地加载缺少元素。此外，可以调用置换操作以对每个对应寄存器的内容进行重排序以匹配来自数组的原始顺序。
用于此操作的伪代码可以包括：
vmovupszmm5,zmmwordptr[r8]//对mm0进行加载
vmovupszmm6,zmmwordptr[r8+0x40]//对mm1进行加载
vmovupszmm15,zmmwordptr[r8+0x80]//对mm2进行加载
vmovupszmm14,zmmwordptr[r8+0xc0]//对mm3进行加载
vmovupszmm13,zmmwordptr[r8+0x100]//对mm4进行加载
vblendmpdzmm10{k6},zmm5,zmm6//混合mm0和mm1
vblendmpdzmm11{k5},zmm6,zmm15//混合mm1和mm2
vblendmpdzmm9{k5},zmm15,zmm14//混合mm2和mm3
vblendmpdzmm12{k6},zmm13,zmm5//混合mm4和mm0
vblendmpdzmm7{k6},zmm14,zmm13//混合mm3和mm4
vblendmpdzmm8{k5},zmm5,zmm6//混合mm0和mm1
vblendmpdzmm16{k4},zmm10,zmm9
//混合(mm0+mm1结果连同k6掩码)+(mm2+mm3结果连同k5掩码)
vblendmpdzmm18{k3},zmm9,zmm10
//混合(mm2+mm3结果连同k5掩码)+(mm0+mm1结果连同k6掩码)
vblendmpdzmm20{k4},zmm12,zmm11
//混合(mm3+mm4结果连同k6掩码)+(mm1+mm2结果连同k5掩码)
vblendmpdzmm24{k4},zmm7,zmm8
//混合(mm3+mm4结果连同k6掩码)+(mm0+mm1结果连同k5掩码)
vblendmpdzmm22{k3},zmm11,zmm12
//混合(mm1+mm2结果连同k5掩码)+(mm3+mm4结果连同k6掩码)
vmovapdzmm16{k2},zmm13//使每个寄存器插入有缺少元素
vmovapdzmm18{k1},zmm13
vmovapdzmm20{k2},zmm14
vmovapdzmm22{k1},zmm14
vmovapdzmm24{k2},zmm15
vpermpdzmm17,zmm4,zmm16//重新组织每个寄存器
vpermpdzmm19,zmm3,zmm18
vpermpdzmm21,zmm2,zmm20
vpermpdzmm23,zmm1,zmm22
vpermpdzmm25,zmm0,zmm24
图28展示了根据本公开的实施例的用于执行混合和置换操作以实现aos到soa转换的示例方法2800。方法2800可以由图1至图27所示任何适当元件实施。方法2800可以由任何适当标准开始并且可以在任何适当的点开始操作。在一个实施例中，方法2800可以在2805处开始操作。方法2800可以包括比所示步骤更多或更少的步骤。另外，方法2800可以采用与以下所示顺序不同的顺序来执行其步骤。方法2800可以在任何适当的步骤处终止。另外，方法2800可以在任何适当的步骤处重复操作。方法2800的步骤中的任何步骤可以与方法2800的其他步骤并行或者与其他方法的步骤并行地执行。此外，方法2800可以被执行多次以执行需要跨步数据(其需要被转换)的多个操作。
在2805处，在一个实施例中，可以加载指令，并且在2810处，可以对所述指令进行解码。
在2815处，可以确定所述指令需要对数据的aos到soa转换。这种数据可以包括跨步数据。在一个实施例中，跨步数据可以包括跨步5数据。因为将执行对数据的向量操作，所以可以确定所述指令需要这种数据。数据转换可以导致数据采用适当格式，使得可以在时钟周期中同时对数据组的每个元素应用向量化操作。所述指令可以具体地标识将执行aos到soa转换，或者可以从期望执行指令中推断需要aos到soa。
在2817处，可以将待转换的数组加载到寄存器中。加载的结果可以是未对齐数据，其中，来自数组的单独结构在寄存器当中不均匀分布。方法2800可以将这种数据转换成使得寄存器各自包括来自这些结构的单个信息数组。
在2820处，可以确定将使用什么aos到soa转换方式。在一个实施例中，执行方法2800的系统可以具有优选转换技术。在另一实施例中，执行方法2800的系统可以确定将使用多种转换技术中的哪一种。在这种实施例中，可以确定哪种技术最适合当前操作条件。例如，如果执行混合指令所需的计算资源相对稀少，则方法2800可以继续到2835以使用相对较少的混合操作来执行转换。然而，这种选择可能引起对增大数量的掩码的使用。如果实施掩码所需的计算资源相对稀少，则方法2800可以继续到2825以使用较少掩码但更多混合操作来执行转换。
在2825处，可以像图26所示的那样混合数据。可以使用足以在所产生寄存器中留下单个间隙的操作来混合数据。此外，单个间隙可以跨寄存器处于一致的索引中。对于各自包括八个结构的相应部分的五个寄存器，混合操作的数量可以是十五。可以在三轮五个混合操作中执行混合操作，其中，每一轮都包括不同的掩码，但是将在给定轮次内的所有五个混合操作中使用同一掩码。因此，可以使用三个掩码来执行这些混合操作。
在2830处，当应用于不同的加载操作时，可以使用单个掩码来填充每个寄存器中的缺少元素。方法2800可继续到2845。
在2835处，可以像图27所示的那样混合数据。可以使用足以在所产生寄存器中留下单个间隙的操作来混合数据。此外，单个间隙可以处于多个不同位置之一中。所述间隙可以位于两个位置之一中。对于各自包括八个结构的相应部分的五个寄存器，混合操作的数量可以是十一。当与例如2825相比时，可以使用另外的多个掩码来执行这些混合操作。
在2840处，当应用于不同的加载操作时，填充每个寄存器中的缺少元素可能需要两个掩码。方法2800可继续到2845。
在2845处，可以置换每个寄存器的内容以将元素恢复到如数组中呈现的其原始相对顺序。
在2850处，可以执行对不同寄存器的执行。因为给定寄存器将与供执行的向量指令一起使用，所以可以并行地对每个元素进行执行。可以根据需要存储结果。在2855处，可以判定是否要对同一经转换数据执行随后的向量执行。如果是，则方法2800可以返回到2850。否则，方法2800可继续到2860。
在2860处，可以判定其他跨步5数据是否需要附加执行。如果需要，则方法2800可以继续到2817。否则，在2865处，可以引退所述指令。方法2800可以可选地重复或终止。
本文中公开的机制的实施例可以以硬件、软件、固件或这些实施途径的组合来实施。本公开的实施例可以被实施为在可编程系统上执行的计算机程序或程序代码，所述可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入装置、以及至少一个输出装置。
可以将程序代码应用于输入指令以执行在此描述的功能并生成输出信息。所述输出信息可以以已知的方式应用于一个或多个输出装置。为了本申请的目的，处理系统可以包括具有处理器的任何系统，如例如；数字信号处理器(dsp)、微控制器、专用集成电路(asic)、或微处理器。
程序代码可以以高级程序或面向对象的编程语言来实施，以与处理系统通信。如果需要，程序代码还可以以汇编或机器语言实施。事实上，在此描述的机制的范围不限于任何特定的编程语言。在任何情况下，所述语言可以是编译或解释语言。
可以由机器可读介质上所存储的表示性指令来实施至少一个实施例的一个或多个方面，所述指令代表处理器内的各种逻辑，所述指令当被机器读取时使所述机器制作用于执行本文中所描述的技术的逻辑。这种表示(被称为“ip核”)可以被存储在有形的机器可读介质上并提供给各顾客或制造设施以加载至实际制作所述逻辑或处理器的制作机器中。
这种机器可读存储介质可以包括但不限于：由机器或装置制造或形成的制品的非暂态有形安排，包括如硬盘的存储介质；任何其他类型的盘，包括软盘、光盘、致密盘只读存储器(cd-rom)、可重写致密盘(cd-rw)和磁光盘；半导体装置，比如，只读存储器(rom)；随机存取存储器(ram)，比如，动态随机存取存储器(dram)、静态随机存取存储器(sram)；可擦除可编程只读存储器(eprom)；闪存；电可擦除可编程只读存储器(eeprom)；磁卡或光卡；或者适合于存储电子指令的任何其他类型的介质。
因此，本公开的实施例还可以包括包含指令或包含设计数据(比如硬件描述语言(hdl))的非暂态有形机器可读介质，所述非暂态有形机器可读介质限定本文中描述的结构、电路、设备、处理器和/或系统特征。这类实施例也可以被称为程序产品。
在一些情况下，可以使用指令转换器将指令从源指令集转换为目标指令集。例如，指令转换器可以转换(例如，使用静态二进制转换、包括动态编译的动态二进制转换)、变形、仿真或以其他方式将指令转换为有待由核处理的一个或多个其他指令。可以在软件、硬件、固件或其组合中实施指令转换器。指令转换器可以处于处理器上、处理器外、或者部分地处于处理器上并且部分地处于处理器外。
因此，公开了用于执行根据至少一个实施例的一条或多条指令的技术。虽然已经描述并在附图中示出了某些示例性实施例，但应当理解的是，此类实施例仅是说明性的并且不限制其他实施例，并且这类实施例不限于所示和所描述的特定构造和安排，因为在研究本公开时本领域普通技术人员将想到各种其他修改。在发展迅速且无法轻易预见进一步改进的此技术领域中，在不违背本公开的原理或所附权利要求书的范围的情况下，在技术进步的帮助下，所公开的实施例在安排和细节上可轻易更改。
本公开的一些实施例包括一种处理器。所述处理器可以包括：前端，用于接收指令；解码器，用于对所述指令进行解码；核，用于执行所述指令；以及引退单元，用于引退所述指令。所述处理器可以包括用于确定所述指令将需要从存储器中的源数据转换而来的跨步数据的逻辑。组合以上实施例中的任何实施例，所述跨步数据包括来自所述源数据中的多个结构的、将加载到将用于执行所述指令的同一寄存器中的相应索引元素。组合以上实施例中的任何实施例，所述核包括用于将源数据加载到多个初步向量寄存器中的逻辑。组合以上实施例中的任何实施例，当驻留在所述向量寄存器中时，所述源数据是未对齐的。组合以上实施例中的任何实施例，所述核包括用于对所述初步向量寄存器的内容应用混合指令以使来自所述多个结构的相应索引元素加载到对应临时向量寄存器中的逻辑。组合以上实施例中的任何实施例，所述核包括用于对所述临时向量寄存器的内容应用另外的混合指令以使来自所述多个结构的另外的相应索引元素加载到对应源向量寄存器中的逻辑。组合以上实施例中的任何实施例，所述核进一步包括用于在完成源数据到跨步数据的转换时对一个或多个源向量寄存器执行所述指令的逻辑。组合以上实施例中的任何实施例，所述核进一步包括用于对每个对应源向量寄存器执行置换操作以将内容重新安排成与所述源数据中的原始相对顺序相匹配的逻辑。组合以上实施例中的任何实施例，每个源向量寄存器都包括所述源数据的缺少元素。组合以上实施例中的任何实施例，所述核进一步包括用于从所述源数据对每个源向量寄存器执行加载以提供所述缺少元素的逻辑。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，将对所述初步向量寄存器和所述临时向量寄存器的内容应用十一个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，将对所述初步向量寄存器和所述临时向量寄存器的内容应用十五个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；将对所述初步向量寄存器和所述临时向量寄存器的内容应用十五个混合操作以产生所述对应源向量寄存器的内容；并且将在应用所述十五个混合操作时使用三个掩码以产生所述源向量寄存器的内容。
本公开的一些实施例包括一种系统。所述系统可以包括：前端，用于接收指令；解码器，用于对所述指令进行解码；核，用于执行所述指令；以及引退单元，用于引退所述指令。所述系统可以包括用于确定所述指令将需要从存储器中的源数据转换而来的跨步数据的逻辑。组合以上实施例中的任何实施例，所述跨步数据包括来自所述源数据中的多个结构的、将加载到将用于执行所述指令的同一寄存器中的相应索引元素。组合以上实施例中的任何实施例，所述核包括用于将源数据加载到多个初步向量寄存器中的逻辑。组合以上实施例中的任何实施例，当驻留在所述向量寄存器中时，所述源数据是未对齐的。组合以上实施例中的任何实施例，所述核包括用于对所述初步向量寄存器的内容应用混合指令以使来自所述多个结构的相应索引元素加载到对应临时向量寄存器中的逻辑。组合以上实施例中的任何实施例，所述核包括用于对所述临时向量寄存器的内容应用另外的混合指令以使来自所述多个结构的另外的相应索引元素加载到对应源向量寄存器中的逻辑。组合以上实施例中的任何实施例，所述核进一步包括用于在完成源数据到跨步数据的转换时对一个或多个源向量寄存器执行所述指令的逻辑。组合以上实施例中的任何实施例，所述核进一步包括用于对每个对应源向量寄存器执行置换操作以将内容重新安排成与所述源数据中的原始相对顺序相匹配的逻辑。组合以上实施例中的任何实施例，每个源向量寄存器都包括所述源数据的缺少元素。组合以上实施例中的任何实施例，所述核进一步包括用于从所述源数据对每个源向量寄存器执行加载以提供所述缺少元素的逻辑。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，将对所述初步向量寄存器和所述临时向量寄存器的内容应用十一个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，将对所述初步向量寄存器和所述临时向量寄存器的内容应用十五个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；将对所述初步向量寄存器和所述临时向量寄存器的内容应用十五个混合操作以产生所述对应源向量寄存器的内容；并且将在应用所述十五个混合操作时使用三个掩码以产生所述源向量寄存器的内容。
本公开的实施例可以包括一种设备。所述设备可以包括用于接收指令、对所述指令进行解码、以及引退所述指令的装置。所述设备可以包括用于确定所述指令将需要从存储器中的源数据转换而来的跨步数据的装置。组合以上实施例中的任何实施例，所述跨步数据包括来自所述源数据中的多个结构的、将加载到将用于执行所述指令的同一寄存器中的相应索引元素。组合以上实施例中的任何实施例，所述设备包括将源数据加载到多个初步向量寄存器中的装置，当驻留在所述向量寄存器中时，所述源数据是未对齐的。组合以上实施例中的任何实施例，所述设备包括用于对所述初步向量寄存器的内容应用混合指令以使来自所述多个结构的相应索引元素加载到对应临时向量寄存器中的装置。组合以上实施例中的任何实施例，所述设备包括用于对所述临时向量寄存器的内容应用另外的混合指令以使来自所述多个结构的另外的相应索引元素加载到对应源向量寄存器中的装置。组合以上实施例中的任何实施例，所述设备包括用于在完成源数据到跨步数据的转换时对一个或多个源向量寄存器执行所述指令的装置。组合以上实施例中的任何实施例，所述设备包括用于对每个对应源向量寄存器执行置换操作以将内容重新安排成与所述源数据中的原始相对顺序相匹配的装置。组合以上实施例中的任何实施例，所述设备包括用于应用另外的混合指令的装置，每个源向量寄存器都包括所述源数据的缺少元素。组合以上实施例中的任何实施例，所述方法进一步包括：从所述源数据对每个源向量寄存器执行加载以提供所述缺少元素。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，并且每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，所述设备包括用于对所述初步向量寄存器和所述临时向量寄存器的内容执行十一个混合操作以产生所述对应源向量寄存器的内容的装置。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；并且所述设备包括用于对所述初步向量寄存器和所述临时向量寄存器的内容执行十五个混合操作以产生所述对应源向量寄存器的内容的装置。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；所述设备包括用于对所述初步向量寄存器和所述临时向量寄存器的内容执行十五个混合操作以产生所述对应源向量寄存器的内容的装置；并且所述设备包括用于应用将在应用所述十五个混合操作时使用的三个掩码以产生所述源向量寄存器的内容的装置。
本公开的实施例可以包括一种在处理器内操作的方法。所述设备可以包括用于接收指令、对所述指令进行解码、以及引退所述指令的装置。所述设备可以包括用于确定所述指令将需要从存储器中的源数据转换而来的跨步数据的装置。组合以上实施例中的任何实施例，所述跨步数据包括来自所述源数据中的多个结构的、将加载到将用于执行所述指令的同一寄存器中的相应索引元素。组合以上实施例中的任何实施例，所述方法包括：将源数据加载到多个初步向量寄存器中，当驻留在所述向量寄存器中时，所述源数据是未对齐的。组合以上实施例中的任何实施例，所述方法包括：对所述初步向量寄存器的内容应用混合指令以使来自所述多个结构的相应索引元素加载到对应临时向量寄存器中。组合以上实施例中的任何实施例，所述方法包括：对所述临时向量寄存器的内容应用另外的混合指令以使来自所述多个结构的另外的相应索引元素加载到对应源向量寄存器中。组合以上实施例中的任何实施例，所述方法包括：在完成源数据到跨步数据的转换时对一个或多个源向量寄存器执行所述指令。组合以上实施例中的任何实施例，所述方法包括：对每个对应源向量寄存器执行置换操作以将内容重新安排成与所述源数据中的原始相对顺序相匹配。组合以上实施例中的任何实施例，所述方法包括：应用另外的混合指令，每个源向量寄存器都包括所述源数据的缺少元素。组合以上实施例中的任何实施例，所述方法进一步包括：从所述源数据对每个源向量寄存器执行加载以提供所述缺少元素。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，并且每个向量都包括与其他向量相对应的五个元素。组合以上实施例中的任何实施例，所述方法包括：对所述初步向量寄存器和所述临时向量寄存器的内容执行十一个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；并且所述方法包括：对所述初步向量寄存器和所述临时向量寄存器的内容执行十五个混合操作以产生所述对应源向量寄存器的内容。组合以上实施例中的任何实施例，所述跨步数据包括八个向量寄存器，每个向量都包括与其他向量相对应的五个元素；所述方法包括：对所述初步向量寄存器和所述临时向量寄存器的内容执行十五个混合操作以产生所述对应源向量寄存器的内容；并且所述方法包括：应用将在应用所述十五个混合操作时使用的三个掩码以产生所述源向量寄存器的内容。