一种用于电学多功能校准平台的高精度DDS频率合成器的制作方法

本发明涉及一种用于电学多功能校准平台的高精度dds(直接数字式)频率合成器，可应用于电学多功能校准平台频率特性测试中的高精度标准激励源产生，同时也可应用于通信、雷达等诸多领域的激励信号源。

背景技术

频率合成器是现代电子系统的重要组成部分，它作为电子系统的心脏，在通信、雷达、导航、遥控遥测、仪器仪表等许多领域中得到了广泛的应用。随着电子技术的不断发展，各类电子系统对频率合成器的要求越来越高，对相位噪声、频率转换时间、频率分辨率、相对工作带宽，体积及功耗等多种指标都提出了高的要求，而传统的频率合成方法设计的信号源在功能、精度等方面存在频率精度低、分辨率不高、频带窄、输出波形有限等缺陷和不足，不能满足实际要求。在电学多功能校准平台频率特性测试中，需要提供标准激励源对检测设备的性能进行校验。

技术实现要素：

本发明的目的在于提供一种用于电学多功能校准平台的高精度dds频率合成器，以满足上述需求。

为达到上述目的，本发明所采取的技术方案为：

一种用于电学多功能校准平台的高精度dds频率合成器，包括相位累加器、系统时钟、波形寄存器、数模转换器和低通滤波器；相位累加器由n位全加器和n位累加寄存器级联而成，与频率控制字进行累加运算，每当一个时钟脉冲到来时，相位累加器以频率控制字为步长而不断增加；相位累加器的输出结果经过相位截断处理后得到波形寄存器的查找表地址，波形寄存器存有一个完整周期正弦波的数字幅度信息，每一个查找表的地址对应正弦波中0°-360°范围的一个相位点，波形寄存器把输入的地址信息映射成正弦幅度信号，同时输出至数模转换器中转换为阶梯型模拟波形，由低通滤波器将其平滑为频谱纯净的正弦波信号作为输出。

fpga芯片作为dds数据处理芯片，相位累加器和随机发生器由fpga内部逻辑资源编程实现，波形寄存器由fpga内部存储资源构成。

系统时钟由外部有源晶振给出。

低通滤波器为七阶椭圆滤波器，由lc网络构成。

频率控制字为变量，用于控制dds输出正弦的频率。

随机发生器给相位累加器持续加入扰动信号。

幅值控制集成于数模转换器中。

n位的频率控制字的计算方法为：

fw[n-1:0]＝2ⁿfo/fs

fw表示频率控制字，fs为系统时钟，fo为dds的输出频率。

相位累加器的输出结果经过相位截断处理后得到波形寄存器的查找表地址，一个相位序列可用来同时寻址两个查找表，两个查找表中分别存放正弦和余弦幅度序列，可实现正弦波和余弦波的同时合成，即正交输出。

本发明所取得的有益效果为：

本发明基于fpga设计实现一种高性能、易操作的用于电学多功能校准平台的高精度dds频率合成器，可产生高精度高稳定度的频率信号，并具有输出频率时间短、频率转换速度快、频率稳定度高、分辨率高，输出频率准确、杂散抑制好等特点。

附图说明

图1为用于电学多功能校准平台的高精度dds频率合成器结构图；

图中：1、频率控制字；2、相位累加器；3、随机发生器；4、系统时钟；5、相位截断；6、波形寄存器；7、数模转换器；8、幅值控制；9、低通滤波器。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。

如图1所示，本发明所述用于电学多功能校准平台的高精度dds频率合成器包括相位累加器2、随机发生器3、系统时钟4、波形寄存器6、数模转换器7和低通滤波器9；fpga芯片作为dds数据处理芯片，相位累加器2和随机发生器3由fpga内部逻辑资源编程实现，波形寄存器6由fpga内部存储资源构成。系统时钟4由外部有源晶振给出，数模转换器7由高精度高采样率da转换芯片构成，低通滤波器9由lc网络构成。频率控制字1为变量，在相位累加器2中被使用，相位截断5为波形寄存器6进行查表操作前的前期处理过程，幅值控制8集成于数模转换器7电路网络中。

相位累加器2由n位全加器和n位累加寄存器级联而成，与频率控制字1进行累加运算。频率控制字1与dds系统输出频率值相对应，可由dds输出频率反算得出，用于控制dds输出正弦的频率，为可调值。每当一个时钟脉冲到来时，相位累加器2以频率控制字1为步长而不断增加。相位累加器2的输出结果经过相位截断5处理后得到波形寄存器6的查找表地址。波形寄存器6供查表使用，内部存有一个完整周期正弦波的数字幅度信息，每一个查找表的地址对应正弦波中0°-360°范围的一个相位点，波形寄存器6把输入的地址信息映射成正弦幅度信号，同时输出至数模转换器7转换为阶梯型模拟波形，由低通滤波器9将其平滑为频谱纯净的正弦波信号作为输出。本发明采用七阶椭圆滤波器。通过随机发生器3给相位累加器2持续加入一定的扰动信号，从而打破它的周期性，达到降低杂散的目的。

在实际应用中，dds是存在相位噪声和杂散误差的，其中相位噪声主要取决于参考时钟的噪声，采用高精度的时钟晶振可有效降低相位噪声。

杂散误差主要来源于如下几方面：(1)相位截断误差；(2)dac的非线性，包括积分、差分非线性以及dac的非理想动态特性。其中dac引起的杂散误差为随机的，在设计中选用非线性失真小、转换速率高、毛刺电平低、稳定时间短、数据位宽高的dac器件可有效降低该杂散误差。而相位截断引起的杂散误差一般为周期性、有规律的，需重点解决。

在dds中，为了得到很高的频率分辨率，相位累加器的位数需要很大，即使采用数据压缩技术，将如此多的相位信息存入查找表也会要求很大的memory容量，受体积和成本的限制，本设计中的相位累加器2的输出只有高位部分作为有效位来寻址查找表，将低位部分舍去，由此造成了相位截断误差。由此，本系统中针对相位截断误差，采用了相位干扰技术，将确定性的有规律的杂散转化为随机的无规律的相位噪声。通过随机发生器3给相位累加器2加入满足一定统计特性的随机扰动信号，从而打破它的周期性，达到降低杂散的目的。

波形寄存器6基于fpga内部自带的高速memory块实现，为了最大化的利用有限的查找表容量，采用了数据压缩技术，将查找表数据压缩一倍，等效于减少了一位相位截断，因此对查找表进行压缩相当于增大了查找表的寻址空间，dds的输出频率特性将得到进一步改善。

本设计的总体目标是实现一个适用于电学多功能校准平台的频率、初相、幅值等可调的频率合成器。dds参数的选择是本设计的关键，其决定了频率合成器的最终性能。其中dds的时钟和工作频率范围是两个相关参数。

dds的实质是以系统时钟(基准频率源)fs对相位进行等间隔的采样。dds的输出频率fo为：

n位的dds的频率控制字fw的计算方法为：

fw[n-1:0]＝2ⁿfo/fs(2)

本设计中的高精度dds频率合成具有十分优异的性能，其具有如下特点：

(1)工作频率宽，频率分辨率高

根据式(1)可知，当n足够大时，合成频率可以做到很低，可趋向于零。根据香农采样定理，所产生的信号频率不能超过时钟频率的一半，在实际应用中，为了保证信号的输出质量，输出频率一般不大于系统时钟频率的40％，以免出现混叠。当时钟频率确定后，dds的频率分辨率取决于相位累加器2的字长，字长越大，频率分辨率越高。本设计采用32位字长，系统时钟频率200mhz，最高输出频率为80mhz，频率分辨率为0.05hz。

(2)频率转换迅速且相位连续

dds作为一个开环系统，它的输出频率随频率控制字1的变化而迅速变化，是实时的，输出频率的变化只改变相位函数曲线的斜率，而曲线本身是连续的，可避免相位信息丢失和出现离散频率分量。

(3)任意波形输出能力

dds的波形寄存器6中存储的幅度序列并非必须是正余弦，还可以根据需要用于存放任意波形并输出，如三角波、锯齿波等。

(4)正交输出

电学多功能校准平台需要具备正交信号输出能力，同时正交信号在很多数字信号系统也有广泛的应用。一个相位序列可用来同时寻址两片或以上的查找表，而两个查找表中分别存放正弦和余弦幅度序列，便可实现正弦波和余弦波的同时合成，即正交输出。