存储器装置的超深断电模式的制作方法

分案申请的相关信息

本案是分案申请。本分案的母案是申请日为2012年10月31日、申请号为201280072951.9、发明名称为“存储器装置的超深断电模式”的发明专利申请案。

本发明涉及存储器装置的超深断电模式。

背景技术：

在许多便携式电池供电应用中，电力消耗极其重要。此类应用的实例包含(但不限于)蜂窝式电话、寻呼机、摄录像机及膝上型计算机。这些应用需求可能最低的电力消耗以便延长电池寿命且使得能够使用较小的较低容量电池以减少应用大小、成本及重量。这些应用中的许多应用使用快闪存储器装置来存储程序代码，且在一些例子中，在应用开启电源之后，程序代码被拷贝到外部或嵌入式微控制器随机存取存储器(ram)中。由于所述代码是从快闪存储器投影到ram中，因此直到下一电力循环才需要存取所述快闪存储器。在这些例子中，可期望将快闪存储器装置置于尽可能低的电力模式中以消耗最少电流量。

一些应用完全从快闪存储器装置移除电力以减少电力消耗。然而，此举往往增加应用复杂性以及成本，因为必须使用例如低压降(ldo)调节器的外部电力管理装置来切断到快闪存储器装置的电力。

技术实现要素：

本发明描述一种可在超深断电模式中操作的存储器装置，在所述超深断电模式中仅从所述装置汲取极小电流量。在一些实施方案中，所述超深断电模式可允许平均电流消耗减少到低于1微安(μa)，且在一些情况中低至300到400纳安(na)。

在一个方面中，一种存储器装置包含电压调节器，所述电压调节器的输出为所述存储器装置的包含命令用户接口的各种其它组件提供电压供应。通过将致使停用所述电压调节器的所述输出的预定软件命令提供到所述存储器装置而将所述存储器装置置于超深断电模式中。为使所述存储器装置离开所述超深断电模式，将芯片选择信号提供到所述存储器装置，所述存储器装置包含甚至当所述存储器装置处于所述超深断电模式中时也保持通电的唤醒电路。在所述存储器装置处于所述超深断电模式中时接收到所述芯片选择信号致使启用所述电压调节器的所述输出，借此将电力提供到曾完全断电的所述组件。

其它方面涉及包含可在超深断电模式中操作的存储器装置的方法及系统。

一些实施方案提供以下优点中的一或多者。举例来说，所述存储器装置可以保存主控主机处理器上的通用输入/输出(gpi/o)引脚以用于其它系统功能的方式被置于所述超深断电模式中及退出所述超深断电模式。此外，使用软件操作码将所述存储器装置置于所述超深断电模式中可提供较大灵活性。此外，可消除例如低压降(ldo)调节器的较复杂外部电力管理装置，借此减少总体成本。由于一些实施方案可使用较少组件，因此也可增强可靠性。

依据以下详细说明、附图及权利要求书，其它方面、特征及优点将显而易见。

附图说明

图1是主机处理器与存储器装置之间的简化系统连接。

图2是展示实例性存储器装置中的各种数据处理单元的框图。

图3是将存储器装置置于超深断电模式中的各种信号的实例性时序图。

图4是用于退出超深断电模式的各种信号的实例性时序图。

具体实施方式

如图1中所图解说明，主控主机装置10(例如，微控制器、微处理器、专用集成电路(asic)或专用标准产品(assp))通过串行外围接口(spi)总线14耦合到从属存储器装置12(例如，快闪或其它存储器装置)。spi总线14具有各种数据及控制线，包含：spi数据输入线16，其用于由主机处理器10产生且由存储器装置12接收的信号；spi数据输出线18，其用于由存储器装置12产生且由主机处理器10接收的信号；spi时钟线20，其用于由主机处理器10产生以同步化装置10、12之间的数据传送的时钟信号；以及spi芯片选择线22，其用于由主机处理器10产生以选择特定从属或外围装置的信号。spi总线14也可耦合到额外spi装置。在所述情况中，也将为其它spi装置提供额外芯片选择线。

在一些实施方案中，存储器装置12是可用于多种多样的数字话音、图像、程序代码及数据存储应用中的串行接口顺序存取快闪存储器。然而，本文件中所描述的技术可与其它类型的存储器装置(包含其它类型的非易失性存储器装置及其它类型的快闪或spi存储器装置)一起使用。

在所图解说明的实例中，主机处理器10及存储器装置12中的每一者具有spi接口，所述spi接口包含用于连接到spi总线14的适当输入/输出引脚。举例来说，通过芯片选择引脚(cs)启用且经由包含串行输入(si)引脚、串行输出(so)引脚及串行时钟(sck)引脚的三线接口存取存储器装置12。

断言cs引脚会选择存储器装置12。在所图解说明的实例中，当撤销断言cs引脚时，撤销选择所述装置且通常将其置于备用模式中，且输出引脚(so)处于高阻抗状态中。当撤销选择存储器装置12时，在输入引脚(si)上将不接受数据。cs引脚上的高到低转变用于开始操作，且低到高转变用于结束操作。

sck引脚用于将时钟提供到存储器装置12且用于控制数据到所述装置及数据从所述装置的流动。在所图解说明的实例中，在sck信号的上升边缘上锁存存在于si引脚上的命令、地址及输入数据，而在sck信号的下降边缘上时钟输出so引脚上的输出数据。

si引脚用于将数据移位到存储器装置12中。在所图解说明的实例中，si引脚用于包含命令及地址序列的所有数据输入。在sck信号的上升边缘上锁存si引脚上的数据。每当撤销选择存储器装置12(即，撤销断言cs引脚)时，便忽略存在于si引脚上的数据。

so引脚用于将数据从存储器装置12移出。在所图解说明的实例中，在sck信号的下降边缘上时钟输出so引脚上的数据。每当撤销选择所述装置时(即，当撤销断言cs时)，so引脚便处于高阻抗状态中。

vcc引脚用于将源电压供应到存储器装置12，且在所图解说明的实施方案中，接地(gnd)参考连接到系统接地。存储器装置12还可包含其它引脚。

主机处理器10还包含si引脚、so引脚、sck引脚及cs引脚。其还可包含其它引脚，例如，通用输入/输出(gsi/o)引脚及用于选择其它spi装置中的一者的其它芯片选择(cs)引脚。

图2图解说明在一些实施方案中形成存储器装置12的部分且可实施为单个集成电路存储器装置芯片的部分的各种功能块。一般来说，存储器装置12可包含vcc域块(即，由vcc电力供电且使用vcc电力操作的功能块或电路)30、vdd域块(即，由经减小电力电平vdd供电且使用经减小电力电平vdd操作的功能块或电路)32、高电压电荷泵34及存储器阵列36。存储器装置12自身可由外部vcc电力供应器供电且包含低压降(ldo)调节器40，低压降调节器40的输出用作内部芯片上电压供应以将较低vdd电压电平提供到vdd域块32、高电压电荷泵34及存储器阵列36。因此，vdd域块32、高电压电荷泵34及存储器阵列36由ldo调节器40供电。

在所图解说明的实例中，vcc域块30还包含输入/输出缓冲器42、电平移位器44及存储元件46，存储元件46存储ldo调节器40的启用/停用状态且可实施为(举例来说)例如触发器电路的锁存器。同样，在所图解说明的实例中，vdd块32包含各种数字电路，例如：控制器48；输入/输出控制器50；存储器52(例如，ram及/或rom)；命令用户接口(cui)54；胶合逻辑56，其用以在其它逻辑单元之间介接；以及xy控制器58，其与存储器阵列36介接。电平移位器44为在vcc供应域与vdd供应域之间转换信号的数字传送装置。在一些实施方案中，vcc域以2.5伏特操作，而vdd域以1.8伏特操作。在其它实施方案中，所述电压可不同。

由来自主机处理器10的指令控制存储器装置12的操作。在所图解说明的实例中，有效指令以cs信号的下降边缘开始，后续接着8位操作码(opcode)及缓冲器或主存储器地址位置。

在一些应用中，存储器装置12存储程序代码，可在所述应用开启电源之后将所述程序代码拷贝到外部ram或嵌入于主机处理器10中的ram中。如果直到下一电力循环才需要存取存储器装置12，那么可期望将存储器装置12置于尽可能低的电力模式中以便消耗最少电流量。也可存在其中可期望将存储器装置12置于断电模式中的其它情形。如下文所阐释，可将存储器装置12置于其中仅从所述装置汲取极小电流量的超深断电模式中。在一些实施方案中，所述超深断电模式允许平均电流消耗减少到远低于1微安(μa)，且在一些情况中低至300到400纳安(na)。因此，在一些实施方案中，当使装置在超深断电模式中操作时，所揭示的技术可使电流消耗减少到几乎十分之一。然而，在其它实施方案中，超深断电模式中的实际电力消耗可不同。

以下段落描述启用其中完全关断存储器装置12的在vdd域中操作的组件的超深断电模式的协议。所述协议也使得存储器装置12能够退出超深断电模式。

可通过经由spi总线14将唯一预定8位命令操作码从主机处理器10提供到缓冲器42来实现进入超深断电模式。在接收所述唯一命令操作码之后，缓冲器42将所述唯一命令操作码传递到命令用户接口54。然后，命令用户接口54将所述操作码传递到与解码所述命令相关联的电平移位器44。电平移位器44将所述操作码转换为适当vcc域电压电平且将所述操作码传送到存储元件46，如上文所提及，存储元件46可实施为(举例来说)触发器电路。然后，存储元件46产生用以致使停用ldo调节器40的输出的信号。停用ldo调节器40的输出意指不再给存储器装置12的vdd域块32以及存储器阵列36及高电压电荷泵34供电。因此，在超深断电模式中，通常由vdd电压供应供电的所有组件完全断电。与其它低电力模式或备用模式相比，通过关闭存储器装置12中的额外内部电路，超深断电模式可允许存储器装置12消耗较少电力。

由于在超深断电模式中关闭几乎所有作用电路以节约电力，因此在超深断电模式期间输入/输出控制器50及命令用户接口54完全断电。由于将忽略在存储器装置12进入超深断电模式之后(且在其退出所述模式之前)时钟输入到所述存储器装置中的任何额外数据，因此将忽略所有后续命令(直到装置退出超深断电模式为止)。另一方面，由于忽略所有命令，因此超深断电模式可用作防御编程操作及擦除操作的额外保护机制。

当存储器装置12处于超深断电模式中时，所述装置继续由vcc电压供电，以使得vcc域块30(包含存储元件46、ldo调节器40及i/o缓冲器42)保持连接到vcc电压。然而，在此状态中，可实施为相对小电路的ldo调节器40可具有极小泄漏量，借此在超深断电模式期间帮助使存储器装置12的总体电力消耗保持在极低水平。

如图3的时序图所图解说明，可通过断言存储器装置12上的cs引脚、时钟输入唯一预定命令操作码且然后撤销断言cs引脚来实现进入超深断电模式。在撤销断言cs引脚之前，应时钟输入完整操作码。当撤销断言cs引脚时，存储器装置12在时间“teudpd”内进入超深断电模式。在一些实施方案中，如果例如编程或擦除循环的内部自我计时操作正在进行中，那么将忽略超深断电命令。

如上文所提及，在超深断电模式期间，输入/输出控制器50及命令用户接口54完全断电，且因此存储器装置12在其处于超深断电模式中时忽略所有操作码命令。此意指，在所图解说明的实例中，经由spi总线14的spi数据输出线18发送的操作码命令(即，软件指令)不能用于使存储器装置12离开超深断电模式。

代替地，为唤醒存储器装置12且使其离开超深断电模式，双态切换spi总线14的spi芯片选择线22上的信号，且在存储器装置12的cs引脚处接收所述信号。当装置12处于超深断电模式中时，缓冲器42将芯片选择信号直接传递到存储元件46，存储元件46产生用以致使启用ldo调节器40的输出的信号。启用ldo调节器40的输出将vdd电压提供到各种vdd域块32以及高电压电荷泵34及存储器阵列36，因此将存储器装置12还原到备用模式。因此，尽管使用软件命令(即，操作码)将存储器装置12置于超深断电模式中，但仅使用存储器装置12的硬件特征来使所述存储器装置离开超深断电模式。

如图4的实例所图解说明，为从超深断电模式退出，给spi总线14的spi芯片选择线22加脉冲以断言存储器装置12的cs引脚。在等待最小时间“tcslu”之后，再次撤销断言存储器装置12的cs引脚。

为促进简单软件开发，可经由spi数据输出线18提供虚拟字节操作码，同时给cs引脚加脉冲以致使存储器装置12退出超深断电模式。所述虚拟字节操作码简单地由存储器装置12忽略，因为存储器装置12仍处于超深断电模式中。在撤销断言存储器装置12的cs引脚之后，装置12将从超深断电模式退出且将在时间“txudpd”内返回到备用模式。在所图解说明的实例中，如果在已过去“txudpd”时间之前重新断言cs引脚以试图开始新操作，那么将忽略所述操作且将不会响应于所述操作而执行任何操作。代替地，系统等待装置12返回到备用模式之后才可重新开始正常命令操作。

其它实施方案在权利要求书的范围内。