接口优先排程及解决冲突的控制电路及操作方法与流程

本发明涉及通信领域，尤其是数据传输的接口优先排程及解决冲突的控制电路及接口优先排程及解决冲突的操作方法。

背景技术：

电脑系统上的通信总线的串行接口，通常包含一个主控端，例如中央处理器(centralprocessingunit，cpu)、或是其他的控制芯片等，以及多个受控端硬件，例如存储器芯片、硬盘等等。此串行接口中，至少包含时序信号(clock)传输通道、以及数据信号(data)的传输通道，主控端与受控硬件在串连时序信号传输通道、以及数据信号的传输通道上以串连方式相互连接。主控端可以通过发出传输位置信号、时序信号、数据信号来控制受控硬件。

然而，电脑硬件的需求提升，有时为了增加硬件的辅助操作，例如，升压、超频等，在串行接口上通常会设置其他的主控端来辅助。然而，同时具有两个主控端，存在信号传输冲突的可能性。例如，由于数据信号及时序信号的传输都相互串连，第一主控端发出高电压电平至某一受控端，而第二主控端同时发出低电压电平，会使得受控端做出错误的判断，甚至可能导致当机而无法作动。因此，解决信号冲突是当今硬件通信串行接口的一大课题。

技术实现要素：

为了解决现有技术所面临的问题，在此提供一种接口优先排程及解决冲突的控制电路。接口优先排程及解决冲突的控制电路包含第一主控端、第二主控端、以及比较电路。第一主控端用以控制多个硬件作动，第一主控端至少包含第一数据信号接脚，且第一主控端从第一数据信号接脚输出第一数据信号。第二主控端用以控制硬件的辅助操作，其中第二主控端至少包含致能信号接脚。比较电路电性连接第一数据信号接脚及致能信号接脚，比较电路判断第一数据信号接脚不再输出第一数据信号时，发出一致能信号至致能信号接脚，以致能第二主控端作动。

在一些实施例中，比较电路包含比较器，比较器包含第一输入端、第二输入端、以及第一输出端，其中第一输入端电性连接第一数据信号接脚，第二输入端电性连接参考电压，第一输出端电性连接致能信号接脚。

进一步地，在一些实施例中，当第一主控端从第一数据信号接脚输出第一数据信号时，第一输出端输出一低电压电平；而当第一主控端不再从第一数据信号接脚输出第一数据信号时，第一输出端输出一高电压电平作为致能信号。

更进一步地，在一些实施例中，第二主控端还包含第二数据信号接脚，当第二主控端的致能信号接脚收到致能信号时，第二数据信号接脚用以输出第二数据信号至硬件。

进一步地，在一些实施例中，比较电路除了比较器外，还包含交流直流转换器(actodcconverter)。交流直流转换器包含第三输入端及第三输出端，第三输入端电性连接第一数据信号接脚、第三输出端电性连接第一输入端。在另一些实施例中，比较电路还包含电压随耦器。电压随耦器包含第四输入端、第五输入端、及第四输出端，第四输入端电性连接第一数据信号接脚，而第四输出端电性连接于第三输入端及第五输入端。

另外，更提供一种接口优先排程及解决冲突的操作方法。该方法包含由比较电路检测来自第一主控端的第一数据信号接脚的第一数据信号传送状态；以及当比较电路判断第一数据信号接脚不再传送第一数据信号时，比较电路传送致能信号致第二主控端的致能信号接脚，以致动第二主控端作动。

在一些实施例中，当第一主控端从第一数据信号接脚输出第一数据信号时，第一输出端输出低电压电平；而当第一主控端不再从第一数据信号接脚输出第一数据信号时，第一输出端输出高电压电平作为致能信号。

进一步地，第二主控端的致能信号接脚收到致能信号时，从第二主控端的第二数据信号接脚输出第二数据信号。当第一输出端输出低电压电平时，第二主控端不输出第二数据信号。

通过于传输接口设置比较电路，检测主要的主控端的数据传输与否，来决定次要的主控端的数据是否输出，如此能调配数据信号传输的优先顺序，避免多个主控端同时传输数据信号，而造成硬件判读错误，造成异常或当机。

附图说明

通过参照附图进一步详细描述本发明的示例性实施例，本发明的上述和其他示例性实施例，优点和特征将变得更加清楚，其中：

图1为接口优先排程及解决冲突的控制电路的单元示意图。

图2为图1中比较电路的单元示意图。

图3为图2中比较器的电路示意图。

图4为图2中直流-交流转换器的电压示意图。

图5为图2中电压随耦器的电路示意图。

图6为接口优先排程及解决冲突的操作方法的流程图。

附图标记说明：

1面优先排程及解决冲突的控制电路

10第一主控端11第一数据信号接脚

13第一时序信号接脚20第二主控端

21第二数据信号接脚23第二时序信号接脚

25致能信号接脚30比较电路

31输入端33输出端

310比较器311第一输入端

313第二输入端315第一输出端

320交流直流转换器321第三输入端

323第三输出端330电压随耦器

331第四输入端333第五输入端

335第四输出端41第一受控硬件

43第二受控硬件45第三受控硬件

47第四受控硬件49第五受控硬件

clock1第一时序信号clock2第二时序信号

c1电容data1第一数据信号

data2第二数据信号eb致能信号

r1、r2、r3、r4、r5电阻

vdd1第一正极电压vdd2第一负极电压

vg1第二正极电压vg2第二负极电压

vin输入电压vout输出电压

s1接口优先排程及解决冲突的操作方法

s10检测来自第一主控端的第一数据接信号脚的第一数据信号传送状态

s20第一主控端是否在传送第一数据信号

s30传送致能信号至第二主控端的致能信号接脚，以致动第二主控端作动

s40第二主控端不输出第二数据信号

具体实施方式

图1为接口优先排程及解决冲突的控制电路。如图1所示，接口优先排程及解决冲突的控制电路1包含第一主控端10、第二主控端20、以及比较电路30。第一主控端10用以控制多个硬件作动。第一主控端10至少包含第一数据信号接脚11，且第一主控端10从第一数据信号接脚11输出第一数据信号data1。第二主控端20用以控制硬件的辅助操作。第二主控端20至少包含致能信号接脚25。比较电路30电性连接第一数据信号接脚11及致能信号接脚25，当比较电路30判断第一数据信号接脚11不再输出第一数据信号data1时，发出致能信号eb至致能信号接脚25，以致能第二主控端20作动。

更详细地，第一主控端10至少还包含第一时序信号接脚13以输出第一时序信号clock1。在此，第一主控端10的第一数据信号接脚11以及第一时序信接脚13分别与第一受控硬件41、第二受控硬件43、第三受控硬件45、第四受控硬件47、以及第五受控硬件49串联，因此，通过传送位址、第一时序信号clock1、以及第一数据信号data1，藉此控制硬件的操作。在此，第一主控端10可以为中央处理器(cpu)、或是控制芯片组、第二主控端20为芯片组，第一受控硬件41、第二受控硬件43、第三受控硬件45、第四受控硬件47、以及第五受控硬件49实际上可以为电脑系统中的各种硬件，例如，存储器芯片、嵌入式控制器、电源芯片、超电压芯片等等，在此仅为示例，而不限于此。

另外，第二主控端20还包含第二数据信号接脚21、以及第二时序信号接脚23。第二数据信号接脚21、以及第二时序信号接脚23分别用以输出第二数据信号data2、以及第一时序信号clock2。在此，第二主控端20的第二数据信号接脚21以及第二时序信号接脚23同样地分别与第一受控硬件41、第二受控硬件43、第三受控硬件45、第四受控硬件47、以及第五受控硬件49串联，因此，通过传送位址、第二时序信号clock2、以及第二数据信号data2，藉此控制硬件的操作。唯，第二主控端20主要提供辅助性的操作，例如，对硬件提供升压、超频等辅助操作。

比较电路30包含输入端31以及输出端33，输入端31电性连接第一数据信号接脚11，输出端33电性连接致能信号接脚25。当比较电路30判断第一数据信号接脚11不再输出第一数据信号接脚11时，由输出端33输出致能信号eb。

图2为图1中比较电路的单元示意图。如图2所示，在一些实施例中，比较电路30可以仅包含比较器310。在另一些实施例中，比较电路30可以包含比较器310以及交流直流转换器(actodcconverter)320。在另一些实施例中，比较电路30可以包含比较器310、交流直流转换器320、以及电压随耦器330，在此叙明。

图3为图2中比较器的电路示意图，在此，比较器310为第一运算放大器opa1与电阻r1、r2的组合电路。第一运算放大器opa1包含第一输入端311、第二输入端313、第一输出端315。第一输入端311电性连接第一数据信号接脚11，第二输入端313连接参考电压vref，第一输出端315电性连接致能信号接脚25，且第一运算放大器opa1的正负极分别连接第一正极电压vdd1以及第一负极电压vg1。此时，第一输入端311作为比较电路30的输入端31、而第一输出端315作为比较电路30的输出端33。

举例而言，第一正极电压vdd1为5v、第一负极电压vg1为0v、参考电压vref为2.5v，参考电压vref可由第一正极电压分压。当第一主控端10未输出第一数据信号data1时，由第一数据信号接脚11所输入至第一输入端311的输入电压vin为3.3v，在运算大放器比较后输入电压vin大于参考电压vref，因此，由第一输出端315输出的输出电压vout高电压电平，例如，第一正极电压vdd1为5v，可以作为致能信号eb。当第一主控端10输出第一数据信号data1时，由于第一数据信号data1具有数据高低电平的波动，使得第一输入端311的输入电压vin大约为1.65v，在运算大放器比较后输入电压vin小于参考电压vref，因此，由第一输出端315输出的输出电压vout低电压电平，例如，第一负极电压vg1为0v。在此，电性连接可以直接连接、也可以是间接连接。上述仅为示例，而不限于此。

在此，若是第二主控端20的致能信号接脚25收到高电压电平的输出电压vout，可视为致能信号，即“1”，如此，可从第二数据信号接脚21用以输出第二数据信号data2至硬件。而若是，第二主控端20的致能信号接脚25收到低电压电平的输出电压vout，可视为“0”，即停止输出第二数据信号data2，直到第一数据信号data1传送完毕为止。

图4为图2中交流-直流转换器的电压示意图。如图2、图3及图4所示，比较电路30可以包含比较器310及交流直流转换器320。如图4所示，交流直流转换器320可以为电阻r3及电容c1组合的rc电路，可以作为一滤波器。交流直流转换器320包含第三输入端321及第三输出端323。第三输入端321电性连接第一数据信号接脚11、第三输出端323电性连接第一输入端311。此时，第三输入端321作为比较电路30的输入端31，而第一输出端315作为比较电路30的输出端33。在此，电性连接可以直接连接、也可以是间接连接。

通过交流直流转换器320，可以将交流的信号取一时间区段，过滤形成一直流电平。能增加判断的准确性。在此，若是当第一主控端10未输出第一数据信号data1时，经由交流直流转换器320滤波后，能由第三输出端323输出3.3v的电压电平至第一输入端311，作为输入电压vin。而若是当第一主控端10输出第一数据信号data1时，第三输出端323输出大约1.65v的电压电平至第一输入端311，作为输入电压vin。

图5为图2中电压随耦器的电路示意图。如图2-5所示，比较电路30可以包含比较器310、交流直流转换器320及电压随耦器330。如图5所示，电压随耦器330可为比较器310为第二运算放大器opa2与电阻r4、r5的非反向放大组合电路。电压随耦器330包含第四输入端331、第五输入端333、以及第四输出端335。第二运算放大器opa2的正负极分别连接第二正极电压vdd2以及第二负极电压vg2。第四输入端331电性连接第一数据信号接脚11，而第四输出端335电性连接于第三输入端321，进一步电性连接至比较器310的第一输入端311。同时，第四输出端335电性连接第五输入端333。此时，第四输入端331作为比较电路30的输入端31、第一输出端315作为比较电路30的输出端33。

由于第二运算放大器opa2的输入基本上没有电流流入，可以视为电阻无穷大，而达到与后端的比较器310、交流直流转换器320信号隔离，使得输入电压vin、输出电压vout之间不会电性干扰，但电压电平、相位可以达到同步的效果。例如，第一主控端10未输出第一数据信号data1时，电压随耦器330的输出电压为3.3v、而第一主控端10输出第一数据信号data1时，电压随耦器330的输出电压大约为1.65v。

图6为接口优先排程及解决冲突的操作方法的流程图。同时参考图1及图6，接口优先排程及解决冲突的操作方法s1是在第二主控端20欲传送第二数据信号data2时开始。接着进入步骤s10，由比较电路30检测来自第一主控端10的第一数据信号接脚11的第一数据信号data1传送状态、并进入步骤s20，判断第一主控端10是否在传送第一数据信号data1。当判断第一主控端10是不再传送第一数据信号data1时，进入步骤s30，比较电路30传送致能信号eb至第二主控端20的致能信号接脚25，以致动第二主控端20作动，也就是开始传送第二时序信号clock2及第二数据信号data2至硬件。当判断第一主控端10正在传送第一数据信号data1时，进入步骤s40，第二主控端20不传送第二时序信号clock2及第二数据信号data2至硬件，也就是此时设定第二主控端20为闲置(idle)，并回到步骤s20再次检测第一主控端10的第一数据信号接脚11的第一数据信号data1传送状态。

接口优先排程及解决冲突的控制电路及接口优先排程及解决冲突的操作方法，是通过比较电路，依据第一主控端的数据传送状态，来决定第二主控端的信号输出与否，如此能调配数据信号传输的优先顺序，避免多个主控端同时传输数据信号，而造成硬件判读错误，造成异常或当机。

虽然已经结合目前被认为是实用的示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的实施例，而是相反，旨在适用于各种修改和等同布置包括在所附权利要求的精神和范围内。