本实用新型涉及数据过滤技术领域，具体是一种基于网络数据深度内容过滤的硬件设备。
背景技术：
随着互联网技术的快速发展，诸如微博、QQ、微信等网络社交平台受到了广大用户的青睐。由于在网络社交平台注册的用户数量巨大，网络社交平台的后台负担较为繁重。加之现在的大部分用于数据过滤的UTM设备基于嵌入式操作系统对报文内容进行过滤，导致内容过滤需要大量的处理时间和资源，造成其数据吞吐率一直是非常不理想的。在此背景下，研究一种高效的，具有内容深度匹配过滤特点的、吞吐量高的网络数据内容深度过滤的硬件设备成为必然。
技术实现要素：
为了克服上述现有技术的缺点，本实用新型提供一种基于网络数据深度内容过滤的硬件设备，其吞吐量高、保密性强，可以实现对报文的深度内容的过滤，适用于多种无线信号，方便多种设备进行接入。
本实用新型是以如下技术方案实现的：一种基于网络数据深度内容过滤的硬件设备，包括FPGA,所述FPGA连接有用于存储FPGA上电初始化代码PROM芯片、用来存储规则表数据的ZBT SRAM芯片、用来缓存网络报文内容的内存模块、用来与RJ45接口对接、完成将物理链路的信号转换成数字信号的PHY芯片以及用于实现和主机交换相关信息的功能接口。
优选的，所述FPGA采用xilinx XC5VLX50T-FF1136器件。
优选的，所述PROM芯片采用XCF08PVO48C PROM芯片。
优选的，所述ZBT SRAM芯片有两片。
优选的，所述内存模块采用DDR2。
优选的，所述PHY芯片有两片，均采用以太网芯片88E1111。
优选的，所述功能接口采用PCI-E 16X接口。
本实用新型的有益效果是：滤设备连接在两个独立的网络之间，达到实现网络数据通信的监控和过滤效果，数据间交换速率高，该设备具有较高的吞吐率，保密性强，可以实现对报文的深度内容的过滤，适用于多种无线信号，方便多种设备进行接入。
附图说明
图1是本实用新型电路原理图。
具体实施方式
如图1所示，一种基于网络数据深度内容过滤的硬件设备，包括FPGA,所述FPGA连接有用于存储FPGA上电初始化代码PROM芯片、用来存储规则表数据的ZBT SRAM芯片、用来缓存网络报文内容的内存模块、用来与RJ45接口对接、完成将物理链路的信号转换成数字信号的PHY芯片以及用于实现和主机交换相关信息功能接口。其中，所述FPGA采用xilinx XC5VLX50T-FF1136器件；所述内存模块采用DDR2；所述ZBT SRAM芯片有两片；所述PHY芯片有两片，均采用以太网芯片88E1111；所述功能接口采用PCI-E 16X接口。
所述PROM芯片用于存储FPGA上电初始化代码：利用现存的一种用于FPGA配置的PROM电路架构。FPGA连接XCF08PVO48C PROM芯片，用INIT_B脚接PROM的OE/RESET脚，FPGA和PROM芯片都有自身的JTAG接口电路，所谓的JTAG链完整性指的是将JTAG连接器、FPGA、PROM的TMS、TCK连在一起，并且保证从JTAG连接器TDI到其TDO之间，形成JTAG连接器的“TDI→(TDI～TDO)→(TDI～TDO)→JTAG连接器TDO”的闭合回路，其中(TDI～TDO)为FPGA或者PROM芯片自身的一对输入、输出管脚。可以根据需要调换FPGA和PROM的位置，使任一个成为链首芯片。在FPGA主串配置模式下，会发现两种不同的连接方式：一种是FPGA在前，PROM在后。即JTAG接口的DTI连接至FPGA的DTI，FPGA的DTO连接至PROM的DTI，PROM的DTO连接至JTAG接口的DTO。另一种是PROM在前，FPGA在后。即JTAG接口的DTI连接至PROM的DTI，PROM的DTO连接至FPGA的DTI，FPGA的DTO连接至JTAG接口的DTO。这两种连接方式都是正确的，但是由于PC机配置JTAG链的时候需要和第一级JTAG设备同步，如果FPGA放在第一级，那么其配置速度较高，导致对PROM配置可能会不稳定，所以推荐的配置是将PROM作为JTAG链的第一级JTAG设备，即上述第二种方式。因此，本设备采取第二种连接方式。
RJ45接口和以太网芯片88E1111通过引脚相连后，通过一个USB3300芯片，一端通过PHY连接FPGA，另一端通过USB口连接PC或其他通过PHY连接FPGA，在FPGA内部写协议实现PHY与FPGA的直接相连。二者用于完成将物理链路的信号转换成数字信号。
所述两片ZBT SRAM，用于存储规则表数据，利用Altera Stratix和StratixGX FPGA产生简单的ZBT SRAM接口信号，实现对ZBT SRAM的各项操作。该设计在一片高速FPGA EPlS25F780C5上实现，FPGA和ZBT SRAM的工作频率为200MHZ。
所述DDR2MODULE模块用于缓存网络报文内容，针对DDR信号引脚的说明如下：VSS为数字地，VSSQ为信号地，VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电。对于DRAM来说，定义信号组如下：数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0～DQ7，DQS，LDM为一个信号组。DDR2的数据线连接到FPGA的引脚名带有DQ的pin，DQS线必须连接到FPGA的引脚名带有DQS的pin，DDR2的地址线连接到FPGA的普通I/O引脚，DDR2的DM信号连接到FPGA的引脚名带有DM的pin，DDR2的时钟、命令等控制信号连接到FPGA的普通I/O引脚；一片DDR2连接到一个Bank中，在这里应用了Bank3和Bank4连接两片DDR2。
所述PCI-E 16X接口用于和主机交换相关信息，包括规则表、部件初始化信息等。FPGA的PCI-E接口设计包括PCI-E断点硬核和面向事物层的应用逻辑设计两个部分，本接口基于PCIE IP硬核来实现，这种方式下，IP硬核实现了PCIE的物理层和数据链路层的协议，用户需要自行设计PCIE的TLP(数据传输层)和应用层协议，可根据实际应用需要进行灵活的配置，并且能在更大程度上发挥PCIE的高带宽优势。PCIE接口采用模块化设计方法，PCIE IP硬核模块由QUARTUS的MEGACORE IP自动生成，完成数据高速串行与并行的转换。此接口主要实现了解析IP核传输的数据包信息并根据数据包的内容完成相应的读写操作等功能。PCI-E硬核支持64-bit数据通路，PCI-E硬核提供6个32-bit基地址寄存器BARO～BAR5，FGPA将收到的PCI-E总线上数据帧经过硬核的事物层，以64-bit带宽输出。
通过按键模块晶振/复位模块发送复位指令或响应按键事件，处理器提供时钟信号或根据复位指令提供复位信号的晶振/复位模块，根据TCP/IP协议、UDP协议、ICMP协议等不同协议类型，生成待匹配表，再将核心单元所处的IP数据包决策处理模块分配于负责收集各个匹配模块处理完的结果，并发出不同的控制信号。通过PROM芯片写入初始数据；DDR2组件达到缓存网络报文内容的目的；两片ZBT SRAM芯片用来存储规则表数据，与核心部分直连；RJ45与以太网芯片88E1111完成信号转化功能。其中PCI-E软件配置接口及信息反馈模块最重要的功能是：完成系统的状态机配置，匹配规则的配置、状态表超时值的写入、日志信息的反馈等。
通过仿真器为FPGA提供在线编程、调试、下载程序环境，在经历接收信息、建立单元、确定模块、过滤数据四个步骤后，将读写器的冗余数据过滤掉，实现了数据过滤的纵深化处理，减轻了网络带宽负担。