一种可配置的通用小规模集成ASIC芯片的制作方法

本发明涉及航空、航天电子综合化技术领域，特别涉及一种可配置的通用小规模集成asic芯片。

背景技术：

由于可编程器件的大量使用，小规模集成电路的用量在萎缩。但是，小规模集成电路的应用仍有一定的需求。主要原因是大规模器件的电源电压较低，而接口的电源电压一般较高，需要一些器件过渡。另外，asic的大量使用，也需要小规模集成电路作为补充。

54系列为74系列对应的军用小规模集成电路。74系列小规模集成电路有两个技术路径。其一是ttl系列的74xx，在此基础上发展了74s、74m、74l、74ls、74f等不同的系列。另一是cmos系列的74ccxx，在此基础上发展了74hc、74ahc、74ahct、74ac、74act等不同的系列。

目前，由于74cc可承受十多伏特的高压，在一些特殊场合还在用。ttl的由于功耗较大，目前应用较少。但cmos系列的74hc、74ahc、74ac、74act、74ahct都在使用。

cmos系列和ttl的结合，产生了目前使用最广泛的74lvc系列。主要特点是工作电压3.3v，但输入范围可接收5v。

目前，可引进的宇航用54系列芯片有两家，一个是ti，单价在1000元左右，另一个是st，单价在3500元左右。我国有微电子所、772所、771所、宇翔电子等几家单位。其中微电子所提供54hc系列，由于不能支持低电压，一直市场没有推开。772所的54ac系列目前是唯一可用的，但电气参数存在一些问题，过冲太大，输入易受干扰。771所有少量的54ls芯片，宇翔电子有少量的54hc芯片，均规格不全，市场份额极小。

航天用的进口器件均需要进行二次质保，质保的费用远远高于有54系列芯片元器件本身的价格；且质保的费用根据元器件的种类进行收费。多种小规模集成电路芯片不利于航天成本控制，并且有采购风险。

航天应用的电路设计中有54系列芯片的功能需求，同时又有降低成本和采购风险、通用性设计的需求。因此将多种54系列芯片功能集成到一片asic芯片具有可观的应用前景。

技术实现要素：

本发明的目的在于克服现有航天电路设计技术中54系列芯片种类多造成的成本问题，从而提供一种通用性高、灵活性高、兼容性高、无需软件设计的旨在替代通用54系列芯片的asic芯片。

为了实现上述目的，本发明提供了一种可配置的通用小规模集成asic芯片，所述asic芯片上集成若干个不同功能的通用54系列军用小规模集成电路，通过四个功能配置管脚的外部上下拉实现对芯片功能的选择。

作为上述装置的一种改进，所述asic芯片包括：总线驱动器54ac164245、d触发器54acs374、38译码器54acs138、与非门54acs00、或门54acs32、与门54acs08、反相器54acs14、异或门54acs86、计数器、移位寄存器和锁存器54acs373。

作为上述装置的一种改进，所述asic芯片的芯片管脚采用54ac164245，封装为cfp48；所述asic芯片设置四个功能配置管脚cfg[3:0]，分别为10、15、34、39，通过这个四个功能配置管脚的上下拉状态，选择芯片内部相应的逻辑功能输出到芯片管脚。

作为上述装置的一种改进，所述四个功能配置管脚cfg[3:0]可将芯片配置成如下功能：

0000：54ac164245双向驱动器；

0001：54acs374，两个8路d触发器；

0010：54acs138，两个38译码器+4路与非门；

0011：54acs373，两个8路锁存器；

0100：54acs138+54acs373，一个38译码+一个8路锁存器；

0101：一个38译码+一个4路双输入与非门和或门；

0110：一个38译码+一个4路双输入与门和或非门；

0111：54acs00+54acs32，两个4路双输入与非门和或门；

1000：54acs08+54acs02，两个4路双输入与门和或非门；

1001：一个双输入4或非门和或门+一个双输入4与非门和与门+异或门；

1010：六路反相器+4路双输入与非门；

1011：54acs174+54acs74，带清零的d触发器和双路带清零和置位的d触发器

1100：245+38译码器

1101：245+8路锁存器

1110：16位计数器；

1111：16移位寄存器。

作为上述装置的一种改进，所述asic芯片还包括工作于3.3v和5v的双电源供电系统。

作为上述装置的一种改进，所述asic芯片还包括工作于3.3v的单电源供电系统。

作为上述装置的一种改进，所述asic芯片的输入管脚均为5v/3.3v兼容tolerance。

作为上述装置的一种改进，所述asic芯片的门传输延迟不大于5ns。

与传统的54系列芯片的电路设计相比，本发明具有如下优点：

1、本发明的芯片兼容性高、通用性高、灵活性高，无需软件设计；

2、降低了所需购买芯片的种类，从而降低了质保成本和采购风险；

附图说明

图1是本发明的面向宇航应用的asic芯片的管脚说明。

具体实施方式

现结合附图对本发明作进一步的描述。

图1给出了面向宇航应用的替代通用54系列芯片的asic芯片的管脚说明，芯片的管脚定义和封装均沿用总线驱动器54ac164245，封装为cfp48，默认功能为总线驱动器功能，可以直接对进口器件54ac164245和54ac162245进行无修改替换。

与常规总线驱动器不同的是，本发明的asic芯片设计4个功能配置管脚cfg[3:0]，分别为10、15、34、39，通过这个四个功能管脚的上下拉状态，选择芯片内部相应的逻辑功能输出到芯片管脚。

本发明的asic芯片的内部逻辑集成了总线驱动器54ac164245、d触发器54acs374、38译码器54acs138、与非门54acs00、或门54acs32、与门54acs08、反相器54acs14、异或门54acs86、计数器、移位寄存器、锁存器54acs373等常用的通用54系列军用小规模集成电路的功能，通过4个功能选择管脚的外部上下拉配置对芯片功能进行选择，实现一个asic芯片可通用于多种小规模集成电路应用场合。

本发明的asic芯片工作模式由四个配置管脚cfg[3:0]的上下拉的状态进行配置，初步设计如下：

0000：54ac164245双向驱动器；

0001：54acs374，两个8路d触发器；

0010：54acs138，两个38译码器+4路与非门；

0011：54acs373，两个8路锁存器；

0100：54acs138+54acs373，一个38译码+一个8路锁存器；

0101：一个38译码+一个4路双输入与非门和或门；

0110：一个38译码+一个4路双输入与门和或非门；

0111：54acs00+54acs32，两个4路双输入与非门和或门；

1000：54acs08+54acs02，两个4路双输入与门和或非门；

1001：一个双输入4或非门和或门+一个双输入4与非门和与门+异或门；

1010：六路反相器+4路双输入与非门；

1011：54acs174+54acs74，带清零的d触发器和双路带清零和置位的d触发器；

1100：245+38译码器；

1101：245+8路锁存器；

1110：16位计数器；

1111：16移位寄存器；

表1给出了cfg[3:0]为0000～0100这5种状态下，asic芯片各管脚的功能定义，说明如下：

表1

1)cfg[3:0]＝0000时，asic芯片功能为总线缓冲器功能，管脚定义和54ac164245完全一致。

2)cfg[3:0]＝0001时，asic芯片功能为374d触发器，芯片b侧16个管脚定义为d触发器的输入端，a侧16个管脚定义为d触发器的输出端，1脚和24脚定义为时钟输入，25脚和48脚定义为输出使能。

3)cfg[3:0]＝0010时，asic芯片功能为两个138锁存器和4路与非门，addr0-addr2为38译码器的地址输入，y0-y7为38译码器的译码结果输出，25脚和48脚定义为译码输出使能；a、b为与非门的输入，yo为与非门的输出。

4)cfg[3:0]＝0011时，asic芯片功能为373锁存器，芯片b侧16个管脚定义为锁存的输入端，a侧16个管脚定义为锁存器的输出端，1脚和24脚定义为锁存使能，25脚和48脚定义为输出使能。

5)cfg[3:0]＝0100时，asic芯片功能为38译码器和锁存器的功能，addr0-addr2为38译码器的地址输入，y0-y7为38译码器的译码结果输出，48脚定义为译码输出使能；芯片b侧8个管脚定义为锁存的输入端，a侧8个管脚定义为锁存器的输出端，24脚定义为锁存使能，25脚定义为锁存器输出使能；剩余的管脚定义了两个与非门，a、b为与非门的输入，yo为与非门的输出。

以上设计可以将芯片的功能和管脚发挥最大作用，以上仅为设计示例，代表本发明的设计思想。

本发明的asic芯片的供电设计为：

1)双电源设计，可工作于3.3v和5v双电源状态，也可使用单一的3.3v电源；

2)输入均为5v/3.3v兼容tolerance；

3)管脚具有上电、掉电过程和掉电后高阻的特点。

本发明的asic芯片的性能要求为：门传输延迟不大于5ns。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。