一种多路USB连接设备及其数据控制方法与流程

本发明涉及usb技术领域，特别涉及一种多路usb连接设备及其数据控制方法。

背景技术：

在实际的应用中，特别是在巡检机器人，无人商超刷脸支付，工业自动化控制等应该领域，设备需要同时接入多路高清的usb3.0摄像头、u盘、扩展卡等外部设备。但设备上能同时外接外部设备的usb端口的个数较少，通常只有1-2个，许多功能没有办法在设备上同时运行完成，迫切需要设备能同时接入多路高清usb的外部设备来满足客户的实际应用需求。

同时，传统的外部设备的传输速度较慢，如usb2.0的理论最高传输数据只有480m每秒，当传输高清晰，数据量大的图像数据时，usb2.0根本满足不了高速率应用的要求，特别是在人口智能数据的图像抓取方面明显不足。并且usb2.0丢数据包的现象特别严重，大大影响了数据的准确性和实时性。

另外，usb2.0的外部设备由于受传输速率慢的影响，传输不稳定，特别是在传输高清的大数据时，经常容易造成系统卡机，数据包丢失，严重的还会造成系统直接死机的现象，

因此，有必要对现有技术进行改进。

技术实现要素：

针对上述技术问题，本发明实施例提供了一种多路usb连接设备及其数据控制方法，以解决现有usb2.0的外部设备传输不稳定的问题。

本发明实施例提供一种多路usb连接设备，外接平台，所述平台上设置有cpu和英伟达模块，所述多路usb连接设备包括一壳体，所述壳体内设置一电路板，其特征在于，所述电路板上集成有控制模块、外围辅助模块和若干个usb3.0端口；控制模块连接外围辅助模块和若干个usb3.0端口；

所述外围辅助模块将输入电压转换为电源电压和外围电压对控制模块供电，外围辅助模块根据当前连接的usb外设对控制模块进行usb通讯协议配置，控制模块对平台传输的数据进行分组交互后输出usb3.0数据信号，实时分配后通过对应的usb3.0端口输出。

可选地，所述的多路usb连接设备中，所述外围辅助模块包括电源控制及保护电路、电源管理电路、管理协议控制电路、数据寄存电路和锁相环控制电路；所述电源控制及保护电路连接电源管理电路和管理协议控制电路，管理协议控制电路连接数据寄存电路和锁相环控制电路；

所述电源控制及保护电路将输入电压输出供电，并将输入电压转换为电源电压来供电；所述电源管理电路根据输入的i2c信号将电源电压转换为预设的若干个外围电压并进行稳压后输出供电；管理协议控制电路根据当前连接的usb外设配置对应的usb标准协议与系统之间建立握手连接；数据寄存电路用于usb通讯时存储协议数据，锁相环控制电路用于产生管理协议控制电路所需的时钟信号。

可选地，所述的多路usb连接设备中，所述控制模块包括usb3.0扩展处理芯片和滤波端口电路；所述usb3.0扩展处理芯片连接滤波端口电路，滤波端口电路连接电源管理电路；

所述usb3.0扩展处理芯片对平台传输的数据进行总线节点控制、分组交互控制后输出usb3.0数据信号，滤波端口电路对usb3.0数据信号进行emi滤波后从对应的usb3.0端口输出。

可选地，所述的多路usb连接设备中，所述电源控制及保护电路包括第一接口、第一mos管、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第一三极管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第一电容、第二电容和第三电容；

所述第一接口的dc脚连接第一mos管的漏极、输入电压端、第一电阻的一端和第三电阻的一端；第一电阻的另一端连接第二电阻的一端和第三mos管的第2脚，第三mos管的第6脚连接cpu，第三mos管的第1脚和第二电阻的另一端均接地；第三电阻的另一端连接第四电阻的一端、第一三极管的基极和第三mos管的第3脚；第四电阻的另一端、第一三极管的发射极和第三mos管的第4脚均接地；第三mos管的第5脚连接cpu；第一三极管的集电极连接第二mos管的栅极、第一电容的一端、第五电阻的一端和第一mos管的栅极；第一mos管的源极连接第五电阻的另一端、第一电容的另一端和第二mos管的源极；第二mos管的漏极连接第四mos管的源极、第三电容的一端、第九电阻的一端和调制电压端；第四mos管的栅极连接第三电容的另一端、第九电阻的另一端和第十电阻的一端；第四mos管的漏极连接第二电容的一端、第六mos管的漏极和电源电压端；第二电容的另一端通过第八电阻接地，第二电容的另一端还通过第七电阻连接第六电阻的一端和第五mos管的栅极，第五mos管的漏极连接cpu，第六mos管的栅极连接第七mos管的漏极和第十电阻的另一端，第七mos管的栅极连接cpu；第五mos管的源极、第六mos管的源极、第七mos管的源极、第六电阻的另一端均接地。

可选地，所述的多路usb连接设备中，所述电源管理电路包括电源管理芯片、第一电感、第八mos管、第九mos管、第十mos管、第十一mos管、第十二mos管、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容和第十电容；

所述电源管理芯片的第9脚和第10脚均连接cpu，电源管理芯片的第6脚和第4脚均连接电源电压端，电源管理芯片的第5脚连接第八mos管的第1漏极，电源管理芯片的第32脚通过第十四电阻连接第七电容的一端；电源管理芯片的第1脚连接第八mos管的第1栅极；电源管理芯片的第31脚连接第七电容的另一端、第八mos管的第1源极、第2漏极和第一电感的一端；第八mos管的第2源极接地，电源管理芯片的第2脚连接第八mos管的第2栅极，电源管理芯片的第21脚连接第十二电阻的一端、第四电容的一端、第十一电阻的一端和第六电容的一端；电源管理芯片的第20脚连接第十三电阻的一端、第四电容的另一端、第十一电阻的另一端和第五电容的一端；电源管理芯片的第25脚通过第十五电阻连接第八电容的一端，电源管理芯片的第24脚连接第九mos管的第1栅极；电源管理芯片的第26脚连接第八电容的另一端、第九mos管的第1源极、第2漏极和第一电感的另一端；电源管理芯片的第23脚连接第九mos管的第2栅极，第九mos管的第2源极接地；第九mos管的第1漏极连接第十电容的一端、第十二电阻的另一端、第十三电阻的另一端和5v电源端；第十电容的一端连接第十六电阻的一端和第十mos管的源极；第十六电阻的另一端连接第十mos管的栅极、第十一mos管的栅极和第十二mos管的漏极；第十mos管的漏极连接第十一mos管的漏极、第九电容的一端和第一外围电压端；第十二mos管的栅极连接cpu；第十一mos管的源极、第十二mos管的源极和第九电容的另一端均接地。

可选地，所述的多路usb连接设备中，所述管理协议控制电路包括控制芯片、第一时钟芯片、第十一电容和第十二电容；

所述控制芯片的第15脚至第17脚均连接控制模块中的usb3.0扩展处理芯片，控制芯片的第38脚连接第十二电容的一端和第一时钟芯片的hot2脚，控制芯片的第39脚连接第十一电容c11一端和第一时钟芯片的hot脚，第十二电容的另一端接地，第一时钟芯片的gnd脚连接第十一电容的另一端和地。

可选地，所述的多路usb连接设备中，所述usb3.0扩展处理芯片的外围电路包括第十七电阻、第十三电容、第十四电容、第十五电容和第二时钟芯片；

所述usb3.0扩展处理芯片的perst#脚、pcieckp脚、pcieckm脚、pcierxp脚、pcierxm脚均连接英伟达模块；usb3.0扩展处理芯片的pcierext脚连接第十七电阻的一端，usb3.0扩展处理芯片的pciecap脚连接第十三电容的一端，第十七电阻的另一端连接第十三电容的另一端和地；usb3.0扩展处理芯片的u2dp0脚～u2dp3脚、u2dm0脚～u2dm3脚、sstxp0脚～sstxp3脚、sstxm0脚～sstxm3脚、ssrxp0脚～ssrxp3脚、ssrxm0脚～ssrxm3脚均连接滤波端口电路；usb3.0扩展处理芯片的xsco脚连接第二时钟芯片的hot脚和第十五电容的一端，usb3.0扩展处理芯片的xsci脚连接第二时钟芯片的hot2脚和第十四电容的一端；第十五电容的另一端连接第十四电容的另一端、第二时钟芯片的gnd脚和地；usb3.0扩展处理芯片的romsda脚、romscl脚和rompres脚均对应连接控制芯片的第16脚、第17脚、第15脚。

可选地，所述的多路usb连接设备中，所述滤波端口电路包括第一滤波器、第二滤波器、第三滤波器、第四滤波器、第五滤波器、第六滤波器、第一usb输入输出端口和第二usb输入输出端口；

所述第一滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的ssrxp0脚、ssrxm0脚、u2dp0脚、u2dm0脚；第一滤波器的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口的dn脚、dp脚、ssrxn脚、ssrxp脚；第二滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的sstxp0脚、sstxm0脚、sstxm1脚、sstxp1脚；第二滤波器的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口的sstxp2脚、sstxn2脚、sstxn脚、sstxp脚；第三滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的ssrxm1脚、ssrxp1脚、u2dp1脚、u2dm1脚；第三滤波器的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口的dn2脚、dp2脚、ssrxp2脚、ssrxn2脚；第四滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的ssrxp2脚、ssrxm2脚、u2dp2脚、u2dm2脚；第四滤波器的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口的dn脚、dp脚、ssrxn脚、ssrxp脚；第五滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的u2dp3脚、u2dm3脚、sstxp2脚、sstxm2脚；第五滤波器的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口的sstxn脚、sstxp脚、dn2脚、dp2脚；第六滤波器的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片的sstxp3脚、sstxm3脚、sstxp3脚、sstxm3脚；第六滤波器的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口的ssrxn2脚、ssrxp2p脚、sstxn2脚、sstxp2脚。

可选地，所述的多路usb连接设备中，所述电源管理芯片的型号为ncp81239，控制芯片的型号为cypd4226-40lqxit，usb3.0扩展处理芯片的型号为fl1100。

本发明实施例第二方面提供了一种采用所述的多路usb连接设备的数据控制方法，其包括：

步骤a、通过外围辅助模块将输入电压转换为电源电压和外围电压对控制模块供电；

步骤b、外围辅助模块根据当前连接的usb外设对控制模块进行usb通讯协议配置；

步骤c、通过控制模块对平台传输的数据进行分组交互后输出usb3.0数据信号，实时分配后通过对应的usb3.0端口输出。

相较于现有技术，本发明提供的多路usb连接设备及其数据控制方法，多路usb连接设备外接平台和cpu，包括一壳体，所述壳体内设置一电路板，其特征在于，所述电路板上集成有控制模块、外围辅助模块和若干个usb3.0端口；控制模块连接外围辅助模块和若干个usb3.0端口；所述外围辅助模块将输入电压转换为电源电压和外围电压对控制模块供电，外围辅助模块根据当前连接的usb外设对控制模块进行usb通讯协议配置，控制模块对平台传输的数据进行分组交互后输出usb3.0数据信号，实时分配后通过对应的usb3.0端口输出。由于usb3.0的传输速率和响应速度都很快，即可解决现有usb2.0的外部设备传输不稳定的问题。

附图说明

图1为本发明实施例提供的多路usb连接设备的结构框图。

图2为本发明实施例提供的多路usb连接设备中电源控制及保护电路的电路图。

图3为本发明实施例提供的多路usb连接设备中电源管理电路的电路图。

图4为本发明实施例提供的多路usb连接设备中管理协议控制电路的电路图。

图5为本发明实施例提供的多路usb连接设备中usb3.0扩展处理芯片的电路图。

图6为本发明实施例提供的多路usb连接设备中滤波端口电路的电路图。

图7为本发明实施例提供的多路usb连接设备的数据控制方法流程图。

具体实施方式

本发明提供一种多路usb连接设备及其数据控制方法，采用usb3.0技术，其传输速率和响应速度都很快，即可解决现有usb2.0传输不稳定的问题。为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

请参阅图1，本发明提供的一种多路usb连接设备包括一壳体，所述壳体内设置一电路板，所述电路板上集成有控制模块10、外围辅助模块20和若干个usb3.0端口；所述控制模块10连接外围辅助模块20和若干个usb3.0端口；所述外围辅助模块20将输入电压转换为电源电压和外围电压对控制模块10供电，外围辅助模块20根据当前连接的usb外设对控制模块10配置对应的usb标准协议，控制模块10对平台传输的数据进行分组交互后输出usb3.0数据信号，实时分配后通过对应的usb3.0端口输出。

本实施例中，所述控制模块10包括usb3.0扩展处理芯片11和滤波端口电路12；所述usb3.0扩展处理芯片11连接滤波端口电路，滤波端口电路连接电源管理电路。所述usb3.0扩展处理芯片11对平台传输的数据进行总线收发、总线节点控制、分组交互控制后输出usb3.0数据信号，滤波端口电路12对usb3.0数据信号进行emi滤波后从对应的usb3.0端口输出。英伟达(nvidiajetson)模块输出pciex2总线接口到usb3.0扩展处理芯片，pciex2总线传输的数据在usb3.0扩展处理芯片11内部经总线收发、总线节点控制、数据总线内部的实时分配(即分组交互x机控制)，最后平行输出至4组端口(端口0～3，rootport0～3)，每组端口的通道分别进行usb数据的传输、交换、控制后通过usb3.0端口(usb3.0端口0～3)到达usb的终端端口设备(connectorport0～3)，4组usb3.0通道每组的带宽都一样，都是平行输出，传输速率都是5g/s。

所述外围辅助模块20包括电源控制及保护电路210、电源管理电路220、管理协议控制电路230(即usbbios管理协议控制)、数据寄存电路240和锁相环控制电路250；所述电源控制及保护电路210连接电源管理电路220和管理协议控制电路230，管理协议控制电路230连接数据寄存电路240和锁相环控制电路250。

所述电源控制及保护电路210将输入电压vcc_dcin输出供电，并将输入电压转换为电源电压vcc_src来供电。所述电源管理电路220根据输入的i2c信号将电源电压转换为预设的若干个外围电压并进行稳压后输出供电。管理协议控制电路230根据当前连接的usb外设配置对应的usb标准协议与系统之间建立握手连接。数据寄存电路240用于usb通讯时存储协议数据，锁相环控制电路250用于产生管理协议控制电路230所需的时钟信号。

请一并参阅图2，所述电源控制及保护电路210包括第一接口j1、第一mos管q1、第二mos管q2、第三mos管q3(包括q3a和q3b)、第四mos管q4、第五mos管q5、第六mos管q6、第七mos管q7、第一三极管n1、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第十电阻r10、第一电容c1、第二电容c2和第三电容c3。

所述第一接口j1的dc脚连接第一mos管q1的漏极、输入电压端(提供输入电压vcc_dcin)、第一电阻r1的一端和第三电阻r3的一端；第一电阻r1的另一端连接第二电阻r2的一端和第三mos管q3的第2脚(即q3a的栅极)，第三mos管q3的第6脚(即q3a的漏极)连接外部的cpu(dc_in_ec信号为高低电平，用于反馈电源的工作状态给cpu，告知电源工作在什么状态)第三mos管q3的第1脚(即q3a的源极)和第二电阻r2的另一端均接地；第三电阻r3的另一端连接第四电阻r4的一端、第一三极管n1的基极和第三mos管q3的第3脚(q3b的漏极)；第四电阻r4的另一端、第一三极管n1的发射极和第三mos管q3的第4脚(q3b的源极)均接地；第三mos管q3的第5脚(q3b的栅极)连接外部的cpu；第一三极管n1的集电极连接第二mos管q2的栅极、第一电容c1的一端、第五电阻r5的一端和第一mos管q1的栅极；第一mos管q1的源极连接第五电阻r5的另一端、第一电容c1的另一端和第二mos管q2的源极；第二mos管q2的漏极连接第四mos管q4的源极、第三电容c3的一端、第九电阻r9的一端和调制电压端vdd_mod；第四mos管q4的栅极连接第三电容c3的另一端、第九电阻r9的另一端和第十电阻r10的一端；第四mos管q4的漏极连接第二电容c2的一端、第六mos管q6的漏极和电源电压端；第二电容c2的另一端通过第八电阻r8接地，第二电容c2的另一端还通过第七电阻r7连接第六电阻r6的一端和第五mos管q5的栅极，第五mos管q5的漏极连接外部的cpu，第六mos管q6的栅极连接第七mos管q7的漏极和第十电阻r10的另一端，第七mos管q7的栅极连接外部的cpu；第五mos管q5的源极、第六mos管q6的源极、第七mos管q7的源极、第六电阻r6的另一端均接地。

所述电源控制及保护电路210用于防止电源电压接反引起短路，防止输入电源电压过高而导致损坏ic及元器件。输入电压vcc_dcin从第一接口j1输入，正常的输入电压范围是+13v到+22v之间。当输入的电源电压正常时，mos管q1、q2正常工作，q3的第5脚(q3b的栅极)上的dc_in_gate_ccg4信号(由cpu输出，cpu通过控制dc_in_gate_ccg4信号的高低电平来达到控制usb部分电源的开启和关闭)和q7的第1脚上的vin_pwr_on信号(由cpu输出，cpu通过控制vin_pwr_on信号的高低电平来达到控制usb部分电源的开启和关闭)同时输出高电平。dc_in_gate_ccg4信号用于控制q3的开启和关闭，当dc_in_gate_ccg4信号为高电平时，mos管q3b导通控制第一三极管n1导通，从而使q1和q2导通，将输入电压vcc_dcin输送到第四mos管q4的第1、2、3脚。q1和q2正常开启后，调制电压端vdd_mod输出调制电压。当q7的第1脚的vin_pwr_on信号为高电平时，经第六mos管q6及分压电阻(r1、r2)的检测，使q4的第5脚输出电源电压vcc_src至电源管理电路220。vin_pwm_bad_n信号由cpu输出，cpu通过控制vin_pwm_bad_n信号的高低电平来控制usb部分电源的开启和关闭。电阻r9、r10在电路中起十分关键的作用，为电源的开启起分压检测和反馈电压的作用。mos管q3b的栅极还分别通过一电阻连接pd电源端vdd_3v3_pd，mos管q3b的栅极还通过一电阻接地。

请一并参阅图3，所述电源管理电路220包括电源管理芯片u1、第一电感l1、第八mos管q8、第九mos管q9、第十mos管q10、第十一mos管q11、第十二mos管q12、第十一电阻r11、第十二电阻r12、第十三电阻r13、第十四电阻r14、第十五电阻r15、第十六电阻r16、第四电容c4、第五电容c5、第六电容c6、第七电容c7、第八电容c8、第九电容c9和第十电容c10。

所述电源管理芯片u1的第9脚和第10脚均连接cpu，电源管理芯片u1的第6脚和第4脚均连接电源电压端，电源管理芯片u1的第5脚连接第八mos管q8的第1漏极d1，电源管理芯片u1的第32脚通过第十四电阻r14连接第七电容c7的一端；电源管理芯片u1的第1脚连接第八mos管q8的第1栅极g1；电源管理芯片u1的第31脚连接第七电容c7的另一端、第八mos管q8的第1源极s1、第2漏极d2和第一电感l1的一端；第八mos管q8的第2源极s2接地，电源管理芯片u1的第2脚连接第八mos管q8的第2栅极g2，电源管理芯片u1的第21脚连接第十二电阻r12的一端、第四电容c4的一端、第十一电阻r11的一端和第六电容c6的一端；电源管理芯片u1的第20脚连接第十三电阻r13的一端、第四电容c4的另一端、第十一电阻r11的另一端和第五电容c5的一端；电源管理芯片u1的第25脚通过第十五电阻r15连接第八电容c8的一端，电源管理芯片u1的第24脚连接第九mos管q9的第1栅极g1；电源管理芯片u1的第26脚连接第八电容c8的另一端、第九mos管q9的第1源极s1、第2漏极d2和第一电感l1的另一端；电源管理芯片u1的第23脚连接第九mos管q9的第2栅极g2，第九mos管q9的第2源极s2接地；第九mos管q9的第1漏极d1连接第十电容c10的一端、第十二电阻r12的另一端、第十三电阻r13的另一端和5v电源端5v_sys_csp2_r第十电容c10的一端连接第十六电阻r16的一端和第十mos管q10的源极；第十六电阻r16的另一端连接第十mos管q10的栅极、第十一mos管q11的栅极和第十二mos管q12的漏极；第十mos管q10的漏极连接第十一mos管q11的漏极、第九电容c9的一端和第一外围电压端vdd_5v0_io_sys_1；第十二mos管q12的栅极连接外部的cpu；第十一mos管q11的源极、第十二mos管q12的源极和第九电容c9的另一端均接地。

所述电源管理电路220主要用于为控制模块10的整个usb部分的正常工作提供稳定输出的电压和电流，电源管理芯片u1采用的是onsemiconductor的ncp81239，电源电压vcc_src从电源管理芯片u1的第4、6脚输入。外部的cpu通过i2c信号(i2c_gp5_clk、i2c_gp5_dat)控制u1的第9脚和第10脚，结合电源管理芯片u1、q8、q9以及相关外围电路来控制+5v电源电压(从5v电源端5v_sys_csp2_r输出)和其他的外围电压网络的电压输出。电阻r11、c4、r12、r13、c5、c6在电路中组成正反馈振荡保护电路，当该电路检测到外部电源接反或电流过大时，通过u1的第20脚和第21脚反馈到u1内部，控制u1的第1脚和24脚输出高电平至q8、q9的栅极(g)，q8、q9导通迅速切断外部电源。u1的第29脚、第30脚和第15脚主要起退耦的作用。u1的第25脚和第32脚的rc电路(r14与c7，r15与c8)组成内部自举动源，主要起平衡内部电压的作用。q8、q9的外部mos管在正常工作时主要用于输出稳定的电压，最高可以承载输出20a的大电流，为外设同时使用4路usb大电流设备提供保障。在usb3.0高速传输图像和数据信号时，每路峰值最高电流可以达到5v/3a以上，如果是4路usb同时进行数据的同时收发传输，额定工作电流电流至少要12a以上。

请一并参阅图4，所述管理协议控制电路230包括控制芯片u2、第一时钟芯片u3、第十一电容c11和第十二电容c12；所述控制芯片u2的第15脚至第17脚均连接控制模块10中的usb3.0扩展处理芯片11，控制芯片u2的第38脚连接第十二电容c12的一端和第一时钟芯片u3的hot2脚，控制芯片u2的第39脚连接第十一电容c11的一端和第一时钟芯片u3的hot脚，第十二电容c12的另一端接地，第一时钟芯片u3的gnd脚连接第十一电容c11的另一端和地。

控制芯片u2中的usb管理协议使用的是赛普拉芯片iccypd4226-40lqxit，将usb的bios协议集成在控制芯片u2内部，主要是为了兼容使用不同的usb外部设备。u2通过第15脚至第17脚的i2c信号(i2c_gp2_clk_lvs、i2c_gp2_dat_lvs、gpio10_i2c_int_ccg4)与usb3.0扩展处理芯片11进行通讯，根据usb不同的外设配置对应的usb标准协议建立握手连接，达到兼容不同的usb外设备的作用。

其中，数据寄存的闪存eeprom(即数据寄存电路240)集成在u2内部，主要是为usb通讯暂时存储协议数据，当系统电源断电后，数据寄存器内的数据自动清零。锁相环控制电路250的锁相环控制主要是为usb提供精准的时钟，控制环路内部振荡信号的频率和相位，如图4中的u3提供精准的25mhz时钟信号，c11和c12为负载电容，主要是滤波外部的纹波干扰信。

请一并参阅图5和图6，所述usb3.0扩展处理芯片11的外围电路包括第十七电阻r17、第十三电容c13、第十四电容c14、第十五电容c15和第二时钟芯片u4。

所述usb3.0扩展处理芯片11的perst#脚、pcieckp脚、pcieckm脚、pcierxp脚、pcierxm脚分别通过一0ω的电阻连接英伟达(nvidiajetson)模块；usb3.0扩展处理芯片11的pcietxp脚、pcietxm脚分别通过一0.1uf的电容连接英伟达(nvidiajetson)模块；usb3.0扩展处理芯片11的pcierext脚连接第十七电阻r17的一端，usb3.0扩展处理芯片11的pciecap脚连接第十三电容c13的一端，第十七电阻r17的另一端连接第十三电容c13的另一端和地；usb3.0扩展处理芯片11的u2dp0脚～u2dp3脚、u2dm0脚～u2dm3脚、sstxp0脚～sstxp3脚、sstxm0脚～sstxm3脚、ssrxp0脚～ssrxp3脚、ssrxm0脚～ssrxm3脚均连接滤波端口电路；usb3.0扩展处理芯片11的xsco脚连接第二时钟芯片u4的hot脚和第十五电容c15的一端，usb3.0扩展处理芯片11的xsci脚连接第二时钟芯片u4的hot2脚和第十四电容c14的一端；第十五电容c15的另一端连接第十四电容c14的另一端、第二时钟芯片u4的gnd脚和地；usb3.0扩展处理芯片11的romsda脚、romscl脚和rompres脚均对应连接控制芯片u2的第16脚、第17脚、第15脚。

所述滤波端口电路包括第一滤波器e1、第二滤波器e2、第三滤波器e3、第四滤波器e4、第五滤波器e5、第六滤波器e6、第一usb输入输出端口con1和第二usb输入输出端口con2；所述第一滤波器e1的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的ssrxp0脚、ssrxm0脚、u2dp0脚、u2dm0脚；第一滤波器e1的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口con1的dn脚、dp脚、ssrxn脚、ssrxp脚；第二滤波器e2的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的sstxp0脚、sstxm0脚、sstxm1脚、sstxp1脚；第二滤波器e2的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口con1的sstxp2脚、sstxn2脚、sstxn脚、sstxp脚；第三滤波器e3的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的ssrxm1脚、ssrxp1脚、u2dp1脚、u2dm1脚；第三滤波器e3的第6脚、第7脚、第9脚、第10脚对应连接第一usb输入输出端口con1的dn2脚、dp2脚、ssrxp2脚、ssrxn2脚；第四滤波器e4的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的ssrxp2脚、ssrxm2脚、u2dp2脚、u2dm2脚；第四滤波器e4的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口con2的dn脚、dp脚、ssrxn脚、ssrxp脚；第五滤波器e5的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的u2dp3脚、u2dm3脚、sstxp2脚、sstxm2脚；第五滤波器e5的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口con2的sstxn脚、sstxp脚、dn2脚、dp2脚；第六滤波器e6的第1脚、第2脚、第4脚、第5脚对应连接usb3.0扩展处理芯片11的sstxp3脚、sstxm3脚、sstxp3脚、sstxm3脚；第六滤波器e6的第6脚、第7脚、第9脚、第10脚对应连接第二usb输入输出端口con2的ssrxn2脚、ssrxp2p脚、sstxn2脚、sstxp2脚。

所述usb3.0扩展处理芯片11采用的是美国睿思电子的fl1100ic，主要作用是将英伟达(nvidiajetson)模块输出的pciex2数据接口信号在ic内部经数据收发，总线节点控制，数据总线内部的软件算法处理，与外围辅助模块20一起配合，扩展输出4路usb3.0数据信号。英伟达(nvidiajetson)模块的pcie信号从主要从perst#脚、pcieckp脚、pcieckm脚、pcierxp脚、pcierxm脚、pcietxp脚、pcietxm脚输入usb3.0扩展处理芯片11内部，在内部进行软件的算法处理，从usb3.0扩展处理芯片11的u2dp0～u2dp03脚、u2dm0～u2dm3脚、sstxp0～sstxp3脚、sstxm0～sstxm3脚、ssrxp0～ssrxp3脚、ssrxm0～ssrxm3脚输出usb3.0的数据信号。usb3.0扩展处理芯片11内部一共有四组这样的usb3.0数据信号，如b2脚、a4脚、b4脚、b5脚、a7脚、a8脚、b8脚、a10脚是第1组usb3.0的数据输出信号脚(对应0l)，其他信号中，以1l结尾的信号组合为第2组usb3.0数据信号，以2l结尾的信号组合为第3组usb3.0数据信号，以3l结尾的信号组合为第4组usb3.0数据信号。每组输出信号分别经e1～e6进行esd保护和emi滤波后，将usb3.0数据信号送到usb输入输出端口中(con1、con2)。r17和c13起退耦和滤波的作用。usb3.0扩展处理芯片11的a30脚、a32脚和b26脚分别对应为i2c的数据，时钟信号和中断信号，主要用于与外部cpu及图4中u2的第15，16，17脚进行实时的通讯。

所述usb3.0扩展处理芯片11的sstxp0脚～sstxp3脚、sstxm0脚～sstxm3脚还可分别对应通过一0.1uf的电容连接滤波器上的对应引脚。通过这些电容来对数据进行收发隔离和抗干扰。

在具体实施时，图6中的con1和con2是双层的usb3.0端口，可以同时接入4路的usb3.0外部终端设备，每路外部终端设备最大可传输的速率是5.0gbps(500mb/s)，这4个外部终端接口同时向下兼容usb2.0终端设备的接入。

基于上述的多路usb连接设备，本发明还提供一种多路usb连接设备的数据控制方法，请参阅图7，所述数据控制方法包括：

s10、通过外围辅助模块将输入电压转换为电源电压和外围电压对控制模块供电；

s20、外围辅助模块根据当前连接的usb外设对控制模块进行usb通讯协议配置；

s30、通过控制模块对平台传输的数据进行分组交互后输出usb3.0数据信号，实时分配后通过对应的usb3.0端口输出。

综上所述，本发明提供的多路usb连接设备及其数据控制方法，由于usb3.0的传输速率和响应速度都很快，理论最高传输速率高达5g每秒，因此usb3.0设备能很好的解决usb2.0传输速度慢的问题；同时能外接4路usb3.0设备并对图像和数据进行高速传输，可应用在巡检机器人，无人商超刷脸支付，工业自动化控制等人工智能领域；比传统的usb2.0外部设备硬件接口更加丰富，传输速度快，效率高，不会产生延时，数据传输稳定且不易丢失。

可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。