基于最大延时子链与最小延时子链级联的APUF电路的制作方法

本发明涉及信息安全技术领域，具体涉及基于最大延时子链与最小延时子链级联的apuf电路。

背景技术：

随着物联网与射频识别技术的发展，物与物、人与物之间需要进行大量的数据交互，如何轻量级的有效对物理实体进行身份认证是确保物联网系统安全性的基本问题。物理不可克隆函数(physicalunclonablefunction，puf)提取集成电路制造过程中产生的不可控工艺偏差生成响应，由于其制造过程的工艺偏差具有不可避免及随机不可控的特点，每个芯片上的puf产生的响应不同，可以被认为是“芯片指纹”。puf的基本应用是生成秘钥和进行物理实体的认证，由于基于puf的认证过程具有轻量级特点，其在物联网中的应用亦是puf和物联网的研究热点。puf一般被分为强puf和弱puf：强puf的激励响应对数量与其电路的面积成指数级关系，而弱puf的激励响应对数量与其电路面积成正比。故强puf一般应用在轻量级认证过程中，而弱puf一般应用在生成秘钥和身份标识中。

仲裁器puf(arbiterpuf，apuf)是一种被广泛研究的强puf，标准apuf电路的结构如图1所示。标准apuf电路包含阶跃信号产生器、延时子链、仲裁器。其中，延时子链构成两条信号通路，分别是上通路和下通路。阶跃信号产生器在标准apuf电路的首端，向延时子链的两条信号通路同时提供一个上升沿的阶跃信号；仲裁器在标准apuf电路的末端，接收延时子链的两条信号通路的输出信号。对于最终到达仲裁器的两路信号，由仲裁器来比较它们的快慢，当上通路的信号比下通路的信号先到达时，仲裁器输出1，否则输出0。

延时子链由n级延时单元串联组成，各级延时单元的结构如图2所示，由两个二选一选择器组成。每级延时单元有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口；第1级延时单元的上输入端口、下输入端口分别接收阶跃信号；第n级延时单元的上输出端口、下输出端口均向仲裁器输出信号；其余各级延时单元的上输入端口、下输入端口分别连接上一级延时单元的上输出端口、下输出端口；各级延时单元的激励输入端口接收激励信号。每级延时单元中信号从输入端口到输出端口的具体路径由同时施加在两个二选一选择器上的激励信号ci决定：当ci为0时，上输入端口、下输入端口接收的信号以直线路径分别通过选择器到达上输出端口和下输入端口；当ci为1时，上输入端口、下输入端口接收的信号以交叉路径分别通过选择器到达下输出端口和上输入端口。因此激励信号ci可实现路径的重构，随着激励的变化，标准apuf电路可配置2ⁿ种路径。

标准apuf电路中上下两条信号通路的电路结构是完全对称的，但是由于电路制造工艺，上下通路的延时会产生微小不可控的差异，导致上下两条信号通路的延时不同，因此仲裁器产生响应的过程就提取了电路制造过程的差异。又因为apuf到达仲裁器的路径是可以根据激励重构的，故n级的apuf有2ⁿ种激励响应对，所以apuf是一种强puf。

现在apuf的研究热点之一是安全性，因为apuf中上下通路的总延时是由各级延时线性叠加而成，所以能够对apuf建立一种简单的线性叠加的数学模型，攻击者只需要收集少部分激励响应对，再利用机器学习的算法学习得到线性模型的各个参数，此时攻击者已经可以使用软件模拟puf的行为，相当于克隆了一份puf电路，puf不再拥有安全性，现有研究表明使用线性模型和进化策略算法在仅需要400个激励响应对的情况下就可以针对64级的apuf达到95％以上的攻击成功率。

技术实现要素：

为解决现有技术中存在的问题，本发明提出基于最大延时子链与最小延时子链级联的apuf电路，提高apuf电路的抗建模攻击能力，面对机器学习建模攻击时，具有较高安全性。

为解决上述技术问题，本发明提出以下技术方案：

本发明提出的基于最大延时子链与最小延时子链级联的apuf电路，是一种抗攻击apuf电路，包括：阶跃信号产生器模块、上通路电路模块、下通路电路模块和仲裁器模块。其中，上通路电路模块为由最大延时子链和最小延时子链级联构成的上通路，下通路电路模块为由最大延时子链和最小延时子链级联构成的下通路。

阶跃信号产生器模块向上通路电路模块、下通路电路模块同时提供阶跃信号，仲裁器模块接收经上通路传输的阶跃信号和经下通路传输的阶跃信号，仲裁器模块比较上下两通路输出信号的快慢，当上通路的输出信号比下通路的输出信号先到达时，仲裁器输出1，否则输出0，仲裁器模块的输出结果为apuf电路的输出信号。

上通路电路模块中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链再通过最小延时子链，第二种路径是先通过最小延时子链再通过最大延时子链；下通路电路模块中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链再通过最小延时子链，第二种路径是先通过最小延时子链再通过最大延时子链。

为保障puf响应稳定性，上通路电路模块中级联的最大延时子链数量与最小延时子链数量相同，下通路电路模块中级联的最大延时子链数量与最小延时子链数量相同，并且上通路电路模块中级联的最大延时子链和最小延时子链的总数量，与下通路电路模块中级联的最大延时子链和最小延时子链的总数量相同。

其中，最大延时子链的电路结构与标准apuf电路结构一致，包含延时子链、仲裁器。其中，延时子链由n级延时单元串联组成，每级延时单元有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口，延时子链构成两条信号通路，分别是第一通路和第二通路。上升沿的阶跃信号同时输入到延时子链的第一通路和第二通路，并最终输出到仲裁器。仲裁器是与门。当延时子链的第一通路和第二通路的信号全变为1时，仲裁器的输出才会为1，这说明当最慢的一个阶跃信号到达时，最大延时子链才会将输出置1，此时最大延时子链的整体延时为第一通路和第二通路中的最大延时。

最小延时子链的电路结构与标准apuf电路结构一致，包含延时子链、仲裁器。其中，延时子链由n级延时单元串联组成，每级延时单元有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口。延时子链构成两条信号通路，分别是第三通路和第四通路。上升沿的阶跃信号同时输入到延时子链的第三通路和第四通路，并最终输出到仲裁器。仲裁器是或门。当延时子链的第三通路和第四通路中任意一路信号变为1时，仲裁器的输出都会为1，这说明当最快的一个信号到达时，最小延时子链才会将输出置1，此时最小延时子链的整体延时为第三通路和第四通路中的最小延时。

并且，最大延时子链或最小延时子链的任意信号通路的延时大小，均由电路制造工艺产生的差异而决定，是不可预测的。

在本发明提出的基于最大延时子链与最小延时子链级联的apuf电路中，最大延时子链与最小延时子链级联级数为k，每级延时子链由n级延时单元串联组成，因此整个抗攻击apuf电路中延时单元的总数为m＝k×n，其中k、m、n均为正整数，k为不小于2的偶数。

进一步，仲裁器模块使用d触发器。

在本发明提出的基于最大延时子链与最小延时子链级联的apuf电路中，其上下信号通路由最大延时子链和k级最小延时子链多级级联而成，而每个延时子链均有两条信号通路，因此最终输送到仲裁器模块中的两路信号在各延时子链中的实际路径有多种组合。而且，对于最大延时子链而言，其延时为子链的两条通路中的最大延时；对于最小延时子链而言，其延时为子链的两条通路中的最小延时，因此，最终输送到仲裁器模块中的两路信号的延时参数并不完全是线性叠加的。

有益效果

本发明采用以上技术方案与现有技术相比，具有如下技术效果：

1、本发明通过采用基于最大延时子链和最小延时子链级联的设计方案，向apuf电路结构中添加了非线性，从而提高了抗建模攻击能力。

2、相比其他抗攻击结构，比如异或apuf、前馈apuf，puf响应降低的稳定性更少。

3、相比标准apuf，产生的响应与更多的延时单元数相关，具有更好的唯一性。

附图说明

图1是标准apuf电路结构示意图。

图2是标准apuf延时单元结构示意图。

图3是本发明提出的基于与门的最大延时子链、基于或门的最小延时子链的电路结构示意图。

图4是本发明提出的基于最大延时子链与最小延时子链两级级联的apuf电路结构示意图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述。

具体实施例1：

图3是本发明提出的基于与门的最大延时子链、基于或门的最小延时子链的电路结构示意图。

图3(a)所示的基于与门的最大延时子链20，其电路结构与图1所示的标准apuf电路结构一致，包含延时子链21、仲裁器22。其中，延时子链21由n级延时单元10串联组成，如图2所示，每级延时单元10有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口，延时子链21构成两条信号通路，分别是第一通路a和第二通路b。上升沿的阶跃信号同时输入到延时子链21的第一通路a和第二通路b，并最终输出到仲裁器22。仲裁器22是与门。当延时子链21的第一通路a和第二通路b的信号全变为1时，仲裁器22的输出才会为1，这说明当最慢的一个阶跃信号到达时，最大延时子链20才会将输出置1，此时最大延时子链20的整体延时为第一通路a和第二通路b中的最大延时。

图3(b)所示的基于或门的最小延时子链30，其电路结构与图1所示的标准apuf电路结构一致，包含延时子链31、仲裁器32。其中，延时子链31由n级延时单元10串联组成，如图2所示，每级延时单元10有上输入端口、下输入端口、上输出端口、下输出端口和激励输入端口。延时子链31构成两条信号通路，分别是第三通路c和第四通路d。上升沿的阶跃信号同时输入到延时子链31的第三通路c和第四通路d，并最终输出到仲裁器32。仲裁器32是或门。当延时子链31的第三通路c和第四通路d中任意一路信号变为1时，仲裁器32的输出都会为1，这说明当最快的一个信号到达时，最小延时子链30才会将输出置1，此时最小延时子链30的整体延时为第三通路c和第四通路d中的最小延时。

并且，最大延时子链20或最小延时子链30的任意信号通路的延时大小，均由电路制造工艺产生的差异而决定，是不可预测的。

具体实施例2：

图4是本发明提出的基于最大延时子链与最小延时子链两级级联的apuf电路结构示意图。该apuf电路包括：阶跃信号产生器模块100、上通路电路模块200、下通路电路模块300和仲裁器模块400。其中，上通路电路模块200为由最大延时子链20和最小延时子链30级联构成的上通路x，下通路电路模块300为由最大延时子链20和最小延时子链30级联构成的下通路y，仲裁器模块400使用d触发器。

阶跃信号产生器模块100向上通路电路模块200、下通路电路模块300同时提供阶跃信号，仲裁器模块400接收经上通路x传输的阶跃信号和经下通路y传输的阶跃信号，仲裁器模块400比较上下两通路输出信号的快慢，当上通路x的输出信号比下通路y的输出信号先到达时，仲裁器输出1，否则输出0，仲裁器模块的输出结果为apuf电路的输出信号。

上通路电路模块200中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链20再通过最小延时子链30，第二种路径是先通过最小延时子链30再通过最大延时子链20；下通路电路模块300中，阶跃信号的传输路径有两种：第一种路径是先通过最大延时子链20再通过最小延时子链30，第二种路径是先通过最小延时子链30再通过最大延时子链20。

为保障puf响应稳定性，上通路电路模块200中级联的最大延时子链20数量与最小延时子链30数量相同，下通路电路模块300中级联的最大延时子链20数量与最小延时子链30数量相同，并且上通路电路模块200中级联的最大延时子链20和最小延时子链30的总数量，与下通路电路模块300中级联的最大延时子链20和最小延时子链30的总数量相同。

图4所示电路，作为本发明的一种优选方案，其中最大延时子链和最下延时子链的级联级数k＝2，并且整个apuf电路中的延时单元总级数m由施加的激励信号的个数决定，定义m＝64，那么串联组成最大延时子链或最小延时子链的延时单元数量n＝m/k，即n＝32。

从图4可以看出，对于最大延时子链与最小延时子链两级级联的apuf电路结构，当未施加激励信号时，由于级联的最大延时子链20和最小延时子链30各有两条信号通道，因此，上通路电路模块200的内部实际有4条信号通道，下通路电路模块300的内部实际也有4条信号通道。因此，相比标准apuf电路结构，本发明提出的最大延时子链与最小延时子链两级级联的电路结构已经增加了建模复杂度，提高了电路结构的抗攻击性。以此类推，根据电路应用环境的需求，在一定程度上增加级联的级数k(k为不小于2的偶数)，当该抗攻击apuf电路中采用k级最大延时子链与最小延时子链级联时，即上通路电路模块中有k/2级最大延时子链与k/2级最小延时子链级联、下通路电路模块中有k/2级最大延时子链与k/2级最小延时子链级联，此时最终输送给仲裁器模块的两路信号所经过的子链实际通道将难以预测，极大的增加了建模复杂性。

进一步，当该抗攻击apuf电路中采用最大延时子链和最小延时子链多级级联时，阶跃信号连续经过多条最大延时子链或多条最小延时子链最终到达仲裁器，所需要的延时为全部子链延时的叠加。对于任意一条延时子链而言，其延时为该延时子链中某一条信号通路的具体延时，其决定因素包括：该延时子链接收的激励信号、串联组成该延时子链的延时单元、该延时子链是最大延时子链还是最小延时子链。此外，子链信号通路的选择不仅与激励信号有关，还与子链的自身工艺偏差有关。因此，由本发明提出的抗攻击apuf电路结构，在不同激励下，最终由仲裁器模块进行仲裁的两路信号所经过的延时子链的具体路径是用户和攻击者所不能确定的，换而言之，当攻击者攻击基于最大延时子链和最小延时子链多级级联的apuf电路时，需要设置更多的延时参数才能获取精准的模型，并且这些延时参数并不完全是线性叠加的，延时子链中多个路径的延时参数叠加后经过比较才能得到一个延时子链的延时。因此，基于最大延时子链和最小延时子链级联的apuf电路相比标准apuf具有较强的抗建模攻击的能力。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。