与终结有关的半导体装置及包括半导体装置的半导体系统的制作方法

相关申请的交叉引用

本申请要求2018年12月24日向韩国知识产权局提交的申请号为10-2018-0168429的韩国申请的优先权，其公开内容通过引用整体合并于此。

各种实施例总体而言涉及一种集成电路技术，并且更具体地，涉及与终结(termination)有关的半导体装置和半导体系统。

背景技术：

电子设备包括许多电子元件，并且计算机系统包括许多电子组件，每个电子组件包括半导体。配置计算机系统的半导体装置可以同步于时钟来传送数据，并且可以执行串行通信以彼此通信。随着半导体装置的操作速度增大并且半导体装置的功耗降低，被传送的信号可能由于外部噪声的影响、信号传输线的反射和彼此通信的半导体装置之间的阻抗失配而失真。因此，为了精确传输信号，半导体装置通常设置有被配置为将发送端与接收端之间的阻抗匹配的片上终结电路。

技术实现要素：

在一个实施例中，半导体装置可以包括第一芯片和第二芯片。第一芯片可以被配置为基于命令信号来产生第一终结控制信号。第二芯片可以被耦接到第一芯片。第一芯片可以向第二芯片传送第一终结控制信号，以及第二芯片可以基于第一终结控制信号来提供终结电阻。

在一个实施例中，半导体装置可以包括被耦接到第二芯片的第一芯片。第一芯片可以包括数据电路、命令电路和第一终结控制电路。数据电路可以被耦接到数据总线，并且被配置为接收经由数据总线传送的数据。命令电路可以被耦接到命令总线和第一芯片选择总线，并且被配置为经由命令总线接收命令信号以及经由第一芯片选择总线接收第一芯片选择信号。第一终结控制电路可以被配置为基于命令信号来产生第一终结控制信号。第二芯片可以包括数据电路、命令电路和第二终结控制电路。数据电路可以被耦接到所述数据总线，并且被配置为接收经由数据总线传送的数据以及接收来自第一芯片的第一终结控制信号。命令电路可以被耦接到命令总线和第二芯片选择总线，并且被配置为经由命令总线接收命令信号以及经由第二芯片选择总线接收第二芯片选择信号。第二终结控制电路可以被配置为基于命令信号来产生第二终结控制信号。

在一个实施例中，半导体系统可以包括数据总线、命令总线、第一芯片选择总线、第二芯片选择总线、第一半导体装置和第二半导体装置。第一半导体装置可以被配置为经由数据总线传送数据，经由命令总线传送命令信号，经由第一芯片选择总线传送第一芯片选择信号，以及经由第二芯片选择总线传送第二芯片选择信号。第二半导体装置可以包括第一芯片和第二芯片。第一芯片可以被耦接到数据总线、命令总线和第一芯片选择总线，并且被配置为接收数据、命令信号和第一芯片选择信号。第二芯片可以被耦接到数据总线、命令总线和第二芯片选择总线，并且被配置为接收数据、命令信号和第二芯片选择信号。当第一芯片选择信号被使能并且第一芯片接收数据时，第二芯片可以将数据总线的接收端设置为具有终结电阻值。当第二芯片选择信号被使能并且第二芯片接收数据时，第一芯片可以将数据总线的接收端设置为具有终结电阻值。

附图说明

图1是示出根据一个实施例的的半导体装置和半导体系统的配置的示图。

图2a和图2b是各自示出根据一个实施例的半导体装置的配置的示图；以及

图3是示出根据一个实施例的构成半导体装置的第一芯片和第二芯片的配置的示图。

具体实施方式

在下文中，下面将参考附图通过各种实施例来描述根据本公开的半导体装置。

图1是示出根据一个实施例的半导体系统100的配置的示图。参考图1，半导体系统100可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110可以为第二半导体装置120提供各种控制信号以进行操作。第一半导体装置110可以是用于控制第二半导体装置120的主设备。第一半导体装置110可以包括各种类型的装置。例如，第一半导体装置110可以是主机设备，诸如中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用程序处理器(ap)以及存储器控制器。

第二半导体装置120可以在第一半导体装置110的控制下执行各种操作。第二半导体装置120可以是由第一半导体装置110控制的从设备。第二半导体装置120可以包括各种存储模块，诸如无缓冲双列直插式存储模块(udimm)、双列直插式存储模块(dimm)、寄存式双列直插式存储模块(rdimm)、负载减少式双列直插式模块(lrdimm)、小型双列直插式模块(sodimm)以及非易失性双列直插式存储模块(nvdimm)等。第二半导体装置120可以包括三维层叠式存储器件，诸如混合存储器立方体(hmc)和高带宽存储器(hbm)等。

第二半导体装置120可以包括具有第一芯片121和第二芯片122的多个芯片。多个芯片可以执行相同的操作。多个芯片的一部分或全部可以彼此执行不同的操作。第一芯片121和第二芯片122可以是可以包括易失性存储器和非易失性存储器的存储器。易失性存储器可以包括静态随机存取存储器(静态ram：sram)和动态ram(dram)、同步dram(sdram)。非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程rom(eeprom)、电可编程rom(eprom)、快闪存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)以及铁电ram(fram)等。

第二半导体装置120可以经由多个总线耦接到第一半导体装置110。多个总线可以是信号传输路径、链路或用于传输信号的通道。多个总线可以包括命令地址总线101、时钟总线102、数据总线103以及芯片选择总线104和105等。命令地址总线101、时钟总线102以及芯片选择总线104和105中的每个可以是单向总线，而数据总线103可以是双向总线。第二半导体装置120可以经由命令地址总线101耦接到第一半导体装置110，并且可以经由命令地址总线101接收命令信号cmd和/或地址信号add。第二半导体装置120可以经由时钟总线102耦接到第一半导体装置110并且可以经由时钟总线102接收系统时钟信号clk。系统时钟信号clk可以包括一对或更多对时钟信号。第二半导体装置120可以经由数据总线103耦接到第一半导体装置110，并且可以经由数据总线103从第一半导体装置110接收数据dq或者将数据dq传送到第一半导体装置110。第二半导体装置120可以经由芯片选择总线104和105耦接到第一半导体装置110，并且可以经由芯片选择总线104和105接收芯片选择信号。

半导体系统100可以包括多个芯片选择总线。多个芯片选择信号可以经由多个芯片选择总线来传输。芯片选择总线的数量或多个芯片选择信号的数量可以对应于在第二半导体装置120中所包括的芯片的数量。当第二半导体装置120包括第一芯片121和第二芯片122时，第一半导体装置110和第二半导体装置120可以经由第一芯片选择总线104和第二芯片选择总线105彼此耦接。第一芯片121可以经由第一芯片选择总线104接收第一芯片选择信号cs1，并且第二芯片122可以经由第二芯片选择总线105接收第二芯片选择信号cs2。第二半导体装置120可以同步于系统时钟信号clk来接收命令信号cmd和/或地址信号add以及第一芯片选择信号cs1和第二芯片选择信号cs2。第二半导体装置120可以同步于系统时钟信号clk来从第一半导体装置110接收数据dq，并且可以同步于系统时钟信号clk将数据dq传送到第一半导体装置110。

第一芯片121和第二芯片122可以共同耦接到命令地址总线101、时钟总线102和数据总线103。当第一芯片选择信号cs1被使能时，第一芯片121可以经由命令地址总线101接收命令信号cmd和/或地址信号add，并且可以经由数据总线103接收数据dq。第二芯片选择信号cs2被使能时，第二芯片122可以经由命令地址总线101接收命令信号cmd和/或地址信号add，并且可以经由数据总线103接收数据dq。当经由数据总线103接收数据dq时，第一芯片121和第二芯片122中的每个可以执行终结操作以减少可能在数据总线103上出现的噪声和反射。例如，第一芯片121和第二芯片122中的每个可以将数据总线103的接收端设置为具有终结电阻值，使得数据总线103的接收端与数据总线103的发送端具有相同的阻抗。

当第一芯片选择信号cs1被使能时，第一芯片121通常接收数据dq，因此第一芯片121可以将数据总线103的接收端设置为具有终结电阻值。当第二芯片选择信号cs2被使能时，第二芯片122通常接收数据dq，因此第二芯片122可以将数据总线103的接收端设置为具有终结电阻值。然而，当第一芯片121接收数据dq并且第二芯片122而不是第一芯片121将数据总线103的接收端设置为具有终结电阻值时，第一芯片121接收的数据dq的质量或完整性可以得到更大改善。这种终结操作可以被称为非目标片上终结。根据一个实施例，为了实现非目标片上终结，第一芯片121可以为第二芯片122提供终结电阻，并且第二芯片122可以为第一芯片121提供终结电阻。

当第一芯片选择信号cs1被使能时，第一芯片121可以基于命令信号cmd来产生第一终结控制信号odt12。当第二芯片选择信号cs2被使能时，第二芯片122可以基于命令信号cmd来产生第二终结控制信号odt21。第一终结控制信号odt12和第二终结控制信号odt21中的每个可以被使能以将数据总线103的接收端设置为具有终结电阻值。第一芯片121可以向第二芯片122提供第一终结控制信号odt12，以及第二芯片122可以基于第一终结控制信号odt12来将数据总线103的接收端设置为具有由第一芯片121用以接收数据dq的终结电阻值。第二芯片122可以向第一芯片121提供第二终结控制信号odt21，以及第一芯片121可以基于第二终结控制信号odt21来将数据总线103的接收端设置为具有由第二芯片122用以接收精确的数据dq的终结电阻值。

图2a和图2b是示意性地说明根据一个实施例的半导体系统200a和半导体系统200b的配置的示图。参考图2a，半导体系统200a可以包括第一半导体装置210和第二半导体装置220。第一半导体装置210和第二半导体装置220可以经由数据总线203彼此耦接。第一半导体装置210可以经由第一传输焊盘211耦接到数据总线203，并且可以经由第一传输焊盘211和数据总线203将数据dq传送到第二半导体装置220。第二半导体装置220可以包括第一芯片221和第二芯片222。第一芯片221可以经由第一数据焊盘241耦接到数据总线203，并且可以经由数据总线203和第一数据焊盘241来接收数据dq。第二芯片222可以经由第二数据焊盘242耦接到数据总线203，并且可以经由数据总线203和第二数据焊盘242来接收数据dq。在第一芯片221中，被配置为接收数据dq的数据电路231可以包括电阻器r、电容器c和开关s。数据电路231的电阻器r可以是与终结电阻相对应的等效元件，并且数据电路231的电容器c可以是与被配置为接收数据dq的实际电路(诸如接收器和放大器等)相对应的等效元件。在第二芯片222中，被配置为接收数据dq的数据电路232可以包括电阻器r、电容器c和开关s。数据电路232的电阻器r可以是与终结电阻相对应的等效元件，并且数据电路232的电容器c可以是与被配置为接收数据dq的实际电路(诸如接收器和放大器等)相对应的等效元件。

当第一芯片221的数据电路231从数据总线203接收数据dq时，第二芯片222可以接收来自第一芯片221的第一终结控制信号odt12。数据电路232的开关s可以响应于第一终结控制信号odt12而被导通，并且数据电路232的电阻器r可以经由第二数据焊盘242耦接到数据总线203。因此，当第一芯片221接收数据dq时，第二芯片222可以通过将数据总线203的接收端设置为具有终结电阻值来提供终结电阻以辅助第一芯片221接收数据dq。当第二芯片222的数据电路232从数据总线203接收数据dq时，第一芯片221可以接收来自第二芯片222的第二终结控制信号odt21。数据电路231的开关s可以响应于第二终结控制信号odt21而被导通，并且数据电路231的电阻器r可以经由第一数据焊盘241耦接到数据总线203。因此，当第二芯片222接收数据dq时，第一芯片221可以通过将数据总线203的接收端设置为具有终结电阻值来提供终结电阻以辅助第二芯片222接收数据dq。

在图2b的半导体系统200b的情况下，当第一芯片221和第二芯片222的数据电路231和232相比于例如图2a的数据电路231和232设置得离第一数据焊盘241和第二数据焊盘242相对较远时，经由数据总线203传送的数据dq可能更严重失真。因为数据电路231和232分别设置得离第一数据焊盘241和第二数据焊盘242相对较远，所以数据电路231和232可以经由信号传输线(例如再分配层rdl)分别耦接到第一数据焊盘241和第二数据焊盘242。通过根据如下内容的非目标片上终结：当第一芯片221接收数据dq时第二芯片222而不是第一芯片221提供终结电阻r以及当第二芯片222接收数据dq时第一芯片221而不是第二芯片222提供终结电阻r，信号失真可以被减轻，并且数据电路231和232可以接收精确的数据dq。

图3是示出根据一个实施例的半导体装置300的配置的示图。半导体装置300可以用作参考图1描述的第二半导体装置120。参考图3，半导体装置300可以包括第一芯片310和第二芯片320。第一芯片310和第二芯片320可以被共同耦接到命令地址总线301。第一芯片310和第二芯片320可以经由命令地址总线301接收命令信号cmd和/或地址信号add。第一芯片310和第二芯片320可以被共同耦接到数据总线302和数据总线303。参考图3，数据总线302和303可以包括第一数据总线302和第二数据总线303。第一芯片310与第二芯片320中的每个可以被耦接到第一数据总线302和第二数据总线303两者。第一芯片310和第二芯片320可以经由第一数据总线302接收第一数据udq，并且可以经由第二数据总线303接收第二数据ldq。第一芯片310可以耦接到第一芯片选择总线304。第二芯片320可以耦接到第二芯片选择总线305。第一芯片310可以经由第一芯片选择总线304接收第一芯片选择信号cs1，并且第二芯片320可以经由第二芯片选择总线305接收第二芯片选择信号cs2。

第一芯片310可以包括命令地址焊盘311，所述命令地址焊盘311被耦接到命令地址总线301并且被配置为接收命令信号cmd和/或地址信号add。第一芯片310可以包括第一数据焊盘312，所述第一数据焊盘312被耦接到第一数据总线302并且被配置为接收第一数据udq。第一芯片310可以包括第二数据焊盘313，所述第二数据焊盘313被耦接到第二数据总线303并且被配置为接收第二数据ldq。第一芯片310可以包括第一芯片选择焊盘314，所述第一芯片选择焊盘314被耦接到第一芯片选择总线304并且被配置为接收第一芯片选择信号cs1。

第一芯片310可以包括命令电路331、第一数据电路332、第二数据电路333和终结控制电路334(即，第一终结控制电路)。命令电路331可以耦接到命令地址焊盘311和第一芯片选择焊盘314，可以经由命令地址总线301和命令地址焊盘311来接收命令信号cmd，以及可以经由第一芯片选择总线304和第一芯片选择焊盘314来接收第一芯片选择信号cs1。当第一芯片选择信号cs1被使能时，命令电路331可以接收命令信号cmd。当第一芯片选择信号cs1被使能时，命令电路331可以基于命令信号cmd来将第一数据电路332、第二数据电路333和终结控制电路334激活。命令电路331可以通过对命令信号cmd进行解码来产生内部命令信号icmd。命令电路331可以基于内部命令信号icmd来产生第一使能信号en1和第二使能信号en2。第一使能信号en1可以被提供给第一数据电路332。第二使能信号en2可以被提供给第二数据电路333。半导体装置300经由第一数据总线302和第二数据总线303接收第一数据udq和第二数据ldq的操作被定义为写入操作。例如，内部命令信号icmd可以是写入信号。

第一数据电路332可以经由第一数据焊盘312耦接到第一数据总线302。当第一使能信号en1被使能时，第一数据电路332可以接收经由第一数据总线302传输的第一数据udq。当接收到第一数据udq时，第一数据电路332可以将接收到的第一数据udq提供给第一芯片310的内部电路(未示出)。第二数据电路333可以经由第二数据焊盘313耦接到第二数据总线303。当第二使能信号en2被使能时，第二数据电路333可以接收经由第二数据总线303传输的第二数据ldq。当接收到第二数据ldq时，第二数据电路333可以将接收到的第二数据ldq提供给第一芯片310的内部电路。

终结控制电路334可以从命令电路331接收内部命令信号icmd。终结控制电路334可以基于内部命令信号icmd来产生第一终结控制信号odt12。终结控制电路334可以将第一终结控制信号odt12提供给第二芯片320。

第二芯片320可以包括命令地址焊盘321，所述命令地址焊盘321被耦接到命令地址总线301并且被配置为接收命令信号cmd和/或地址信号add。第二芯片320可以包括第一数据焊盘322，所述第一数据焊盘322被耦接到第一数据总线302并且被配置为接收第一数据udq。第二芯片320可以包括第二数据焊盘323，所述第二数据焊盘323被耦接到第二数据总线303并且被配置为接收第二数据ldq。第二芯片320可以包括第二芯片选择焊盘324，所述第二芯片选择焊盘324被耦接到第二芯片选择总线305并且被配置为接收第二芯片选择信号cs2。

第二芯片320可以包括命令电路341、第一数据电路342、第二数据电路343和终结控制电路344(即，第二终结控制电路)。命令电路341可以耦接到命令地址焊盘321和第二芯片选择焊盘324，可以经由命令地址总线301和命令地址焊盘321来接收命令信号cmd，以及可以经由第二芯片选择总线305和第二芯片选择焊盘324来接收第二芯片选择信号cs2。当第二芯片选择信号cs2被使能时，命令电路341可以接收命令信号cmd。当第二芯片选择信号cs2被使能时，命令电路341可以基于命令信号cmd来将第一数据电路342、第二数据电路343和终结控制电路344激活。命令电路341可以通过对命令信号cmd进行解码来产生内部命令信号icmd。命令电路341可以基于内部命令信号icmd来产生第一使能信号en1和第二使能信号en2。第一使能信号en1可以被提供给第一数据电路342。第二使能信号en2可以被提供给第二数据电路343。

第一数据电路342可以经由第一数据焊盘322耦接到第一数据总线302。当第一使能信号en1被使能时，第一数据电路342可以接收经由第一数据总线302传输的第一数据udq。当接收到第一数据udq时，第一数据电路342可以将接收到的第一数据udq提供给第二芯片320的内部电路(未示出)。第二数据电路343可以经由第二数据焊盘323耦接到第二数据总线303。当第二使能信号en2被使能时，第二数据电路343可以接收经由第二数据总线303传输的第二数据ldq。当接收到第二数据ldq时，第二数据电路343可以将接收到的第二数据ldq提供给第二芯片320的内部电路。

终结控制电路344可以从命令电路341接收内部命令信号icmd。终结控制电路344可以基于内部命令信号icmd来产生第二终结控制信号odt21。终结控制电路344可以将第二终结控制信号odt21提供给第一芯片310。

半导体装置300可以包括第一信号传输线306和第二信号传输线307。第一信号传输线306和第二信号传输线307可以耦接在第一芯片310与第二芯片320之间。第一芯片310可以经由第一信号传输线306将第一终结控制信号odt12提供给第二芯片320。第二芯片320可以经由第二信号传输线307将第二终结控制信号odt21提供给第一芯片310。第一芯片310的终结控制电路334可以产生第一终结控制信号odt12，并且可以经由第一传输焊盘351和第一信号传输线306将第一终结控制信号odt12提供给第二芯片320。第二芯片320可以经由耦接到第一信号传输线306的第一接收焊盘361来接收第一终结控制信号odt12。第一终结控制信号odt12可以被提供给第二芯片320的第一数据电路342和第二数据电路343。第二芯片320的终结控制电路344可以产生第二终结控制信号odt21并且可以经由第二传输焊盘362和第二信号传输线307将第二终结控制信号odt21提供给第一芯片310。第一芯片310可以经由耦接到第二信号传输线307的第二接收焊盘352来接收第二终结控制信号odt21。第二终结控制信号odt21可以被提供给第一芯片310的第一数据电路332和第二数据电路333。由于半导体装置300包括被配置为在第一芯片310与第二芯片320之间传输第一终结控制信号odt12和第二终结控制信号odt21的第一信号传输线306和第二信号传输线307，因此半导体装置300可以自动地执行非目标片上终结操作。因此，为了实现非目标片上终结，不需要改变参考图1所述的第一半导体装置110的控制方案或设计。

第一芯片310可以基于第二终结控制信号odt21来提供由第二芯片320用以接收数据dq的终结电阻。第一芯片310可以基于第二终结控制信号odt21来将第一数据总线302的接收端的电阻值和第二数据总线303的接收端的电阻值设置为终结电阻值。第一芯片310的第一数据电路332和第二数据电路333可以基于第二终结控制信号odt21而被设置为具有终结电阻值。即，耦接到第一数据总线302的第一数据电路332的电阻值可以被设置为终结电阻值，并且耦接到第二数据总线303的第二数据电路333的电阻值可以被设置为终结电阻值。第二芯片320可以基于第一终结控制信号odt12来提供由第一芯片310用以接收数据dq的终结电阻。第二芯片320可以基于第一终结控制信号odt12来将第一数据总线302的接收端的电阻值和第二数据总线303的接收端的电阻值设置为终结电阻值。第二芯片320的第一数据电路342和第二数据电路343可以基于第一终结控制信号odt12而被设置为具有终结电阻值。即，耦接到第一数据总线302的第一数据电路342的电阻值可以被设置为终结电阻值，并且耦接到第二数据总线303的第二数据电路343的电阻值可以被设置为终结电阻值。

在下文中，将描述半导体装置300和半导体系统100的操作。第一半导体装置110可以经由命令地址总线301传送命令信号cmd以及经由第一芯片选择总线304传送第一芯片选择信号cs1，以便第一芯片310执行写入操作。当第一芯片选择信号cs1被使能时，第一芯片310的命令电路331可以接收命令信号cmd，可以通过对命令信号cmd进行解码来产生内部命令信号icmd，并且可以将第一使能信号en1和第二使能信号en2使能。终结控制电路334可以基于内部命令信号icmd来产生第一终结控制信号odt12。终结控制电路334可以经由第一信号传输线306将第一终结控制信号odt12传送到第二芯片320。第一终结控制信号odt12可以被提供给第二芯片320的第一数据电路342和第二数据电路343。第二芯片320的第一数据电路342可以基于第一终结控制信号odt12来将第一数据总线302的接收端设置为具有终结电阻值，并且第二芯片320的第二数据电路343可以基于第一终结控制信号odt12而将第二数据总线303的接收端设置为具有终结电阻值。之后，第一半导体装置110可以分别经由第一数据总线302和第二数据总线303来传送第一数据udq和第二数据ldq。第一芯片310的第一数据电路332可以基于第一使能信号en1而被激活，并且可以接收经由第一数据总线302传输的第一数据udq。第一芯片310的第二数据电路333可以基于第二使能信号en2而被激活，并且可以接收经由第二数据总线303传输的第二数据ldq。如上所述，当第一芯片310的第一数据电路332和第二数据电路333分别接收第一数据udq和第二数据ldq时，第二芯片320的第一数据电路342和第二数据电路343可以提供终结电阻。

第一半导体装置110可以经由命令地址总线301传送命令信号cmd以及经由第二芯片选择总线305传送第二芯片选择信号cs2，以便第二芯片320执行写入操作。当第二芯片选择信号cs2被使能时，第二芯片320的命令电路341可以接收命令信号cmd，可以通过对命令信号cmd进行解码来产生内部命令信号icmd，并且可以将第一使能信号en1和第二使能信号en2使能。终结控制电路344可以基于内部命令信号icmd来产生第二终结控制信号odt21。终结控制电路344可以经由第二信号传输线307将第二终结控制信号odt21传送到第一芯片310。第二终结控制信号odt21可以被提供给第一芯片310的第一数据电路332和第二数据电路333。第一芯片310的第一数据电路332可以基于第二终结控制信号odt21来将第一数据总线302的接收端设置为具有终结电阻值，并且第一芯片310的第二数据电路333可以基于第二终结控制信号odt21来将第二数据总线303的接收端设置为具有终结电阻值。之后，第一半导体装置110可以分别经由第一数据总线302和第二数据总线303来传输第一数据udq和第二数据ldq。第二芯片320的第一数据电路342可以基于第一使能信号en1而被激活，并且可以接收经由第一数据总线302传输的第一数据udq。第二芯片320的第二数据电路343可以基于第二使能信号en2而被激活，并且可以接收经由第二数据总线303传输的第二数据ldq。如上所述，当第二芯片320的第一数据电路342和第二数据电路343分别接收第一数据udq和第二数据ldq时，第一芯片310的第一数据电路332和第二数据电路333可以提供终结电阻。

虽然上面已经描述了一些实施例，但是本领域技术人员将理解另外的实施例是可能的。因此，本文中所描述的信号接收电路不应基于所描述的实施例而受到限制。