信号发送和接收设备、存储器件及操作它们的方法与流程

相关申请的交叉引用

本申请要求于2018年12月21日在韩国知识产权局提交的韩国专利申请no.10-2018-0167576以及于2019年4月29日在韩国知识产权局提交的韩国专利申请no.10-2019-0049826的优先权，通过引用将这些韩国专利申请的全部公开内容结合于此。

本发明构思涉及均包括片上端接(on-dietermination)电路的信号发送和接收设备以及存储器件，以及操作信号发送和接收设备的方法和操作存储器件的方法。

背景技术：

包括低功率双倍数据速率(lpddr)同步动态随机存取存储器(sdram)的面向移动的存储器件用在诸如智能电话、平板个人计算机(pc)和超极本的移动电子设备中。这是因为lpddrsdram耗电量低。随着操作系统(os)的大小增加以在移动电子设备中支持多任务，移动电子设备可具有增强的低功耗特性和高速运行性能。

片上端接是用于通过抑制发送装置与接收装置之间的接口中的信号反射来提高信号完整性的技术。例如，片上端接技术包括用于在半导体芯片内部的传输线中而不是在印刷电路板中进行阻抗匹配的端接电阻器。

技术实现要素：

根据本发明构思的示例性实施例，提供一种信号发送和接收设备，包括：第一片上端接电路，所述第一片上端接电路连接到第一引脚，第一信号通过所述第一引脚被发送或接收，所述第一片上端接电路被配置为在被启用时将第一端接电阻提供给与所述第一引脚连接的信号线；第二片上端接电路，所述第二片上端接电路连接到第二引脚，第二信号通过所述第二引脚被发送或接收，所述第二片上端接电路被配置为在被启用时将第二端接电阻提供给与所述第二引脚连接的信号线；以及片上端接控制电路，所述片上端接控制电路被配置为：独立地控制所述第一片上端接电路和所述第二片上端接电路中每一者的启用时间和停用时间。

根据本发明构思的另一示例性实施例，提供一种操作通过第一引脚和第二引脚发送或接收信号的设备的方法，所述方法包括：停用第一片上端接电路和第二片上端接电路，所述第一片上端接电路连接到所述第一引脚，当所述第一片上端接电路被启用时，所述第一片上端接电路将第一端接电阻提供给与所述第一引脚连接的信号线，所述第二片上端接电路连接到所述第二引脚，当所述第二片上端接电路被启用时，所述第二片上端接电路将第二端接电阻提供给与所述第二引脚连接的信号线；启用所述第一片上端接电路；以及在所述第一片上端接电路被启用之后经过一段时间，启用所述第二片上端接电路。

根据本发明构思的另一示例性实施例，提供一种存储器件，包括：第一片上端接电路，所述第一片上端接电路连接到用于发送或接收数据信号的数据引脚，所述第一片上端接电路被配置为在被启用时将第一端接电阻提供给与所述数据引脚连接的信号线；第二片上端接电路，所述第二片上端接电路连接到用于发送或接收读取数据选通信号的读取数据选通引脚，所述第二片上端接电路被配置为在被启用时将第二端接电阻提供给与所述读取数据选通引脚连接的信号线；以及片上端接控制电路，所述片上端接控制电路被配置为：独立地控制所述第一片上端接电路的启用定时或停用定时以及所述第二片上端接电路的启用定时或停用定时。

根据本发明构思的另一示例性实施例，提供一种操作存储器件的方法，所述存储器件通过数据引脚发送或接收数据信号并且通过读取数据选通引脚发送读取数据选通信号，所述方法包括：从所述存储器件外部接收数据读取命令；停用第一片上端接电路和第二片上端接电路，所述第一片上端接电路连接到所述数据引脚，当所述第一片上端接电路被启用时，所述第一片上端接电路将第一端接电阻提供给与所述数据引脚连接的信号线，所述第二片上端接电路连接到所述读取数据选通引脚，当所述第二片上端接电路被启用时，所述第二片上端接电路将第二端接电阻提供给与所述读取数据选通引脚连接的信号线；启用所述第一片上端接电路；以及在所述第一片上端接电路被启用之后经过一段时间，启用所述第二片上端接电路。

根据本发明构思的另一示例性实施例，提供一种包括多个存储体的子存储系统，其中，所述多个存储体中的至少一个包括：第一片上端接电路，所述第一片上端接电路连接到用于发送或接收数据信号的数据引脚；以及第二片上端接电路，所述第二片上端接电路连接到用于发送读取数据选通信号的读取数据选通引脚，其中，在目标存储体的读取操作期间，所述多个存储体之中的非目标存储体的所述第一片上端接电路和所述第二片上端接电路被启用，所述多个存储体之中的所述目标存储体的所述第一片上端接电路和所述第二片上端接电路被停用；在所述目标存储体的读取操作中，所述目标存储体的所述第一片上端接电路被停用的时间段包括在所述目标存储体的所述第二片上端接电路被停用的时间段内。

根据本发明构思的示例性实施例，提供一种操作存储器件的方法，所述方法包括：接收数据读取命令；在第一时间段之后停用第二片上端接电路并且在第二时间段之后停用第一片上端接电路，其中，所述第二时间段大于所述第一时间段，所述第一时间段和所述第二时间段在接收到所述数据读取命令时开始；在第三时间段之后启用所述第一片上端接电路并且在第四时间段之后启用第二片上端接电路，其中，所述第四时间段大于所述第三时间段，所述第三时间段和所述第四时间段在接收到所述数据读取命令时开始；以及在所述第二片上端接电路被启用之前，当所述第一片上端接电路被启用时，通过与所述第一片上端接电路连接的数据引脚接收数据。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述以及其他特征，其中：

图1示出根据本发明构思的示例性实施例的信号发送和接收设备；

图2示出根据本发明构思的示例性实施例的操作信号发送和接收设备的方法；

图3示出根据本发明构思的示例性实施例的操作信号发送和接收设备的方法；

图4是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态随时间变化的时序图；

图5a和图5b是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态、第一信号和第二信号随时间变化的时序图；

图6a和图6b是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态、第一信号和第二信号随时间变化的时序图；

图7示出根据本发明构思的示例性实施例的数据处理系统；

图8示出根据本发明构思的示例性实施例的用于说明非目标片上端接模式的信号的时序图；

图9示出根据本发明构思的示例性实施例的第一存储体；

图10是根据相关技术的存储体的各种信号的时序图；

图11是根据本发明构思的示例性实施例的存储体的各种信号的时序图；

图12是根据本发明构思的示例性实施例的存储体的各种信号的时序图；

图13是根据本发明构思的示例性实施例的操作存储体的方法的流程图。

具体实施方式

在下文，将参照附图详细描述本发明构思的示例性实施例。在附图中，相同的附图标记可以表示相同的元件。

图1示出根据本发明构思的示例性实施例的信号发送和接收设备10。信号发送和接收设备10可包括第一片上端接电路100、第二片上端接电路200、片上端接控制电路300、第一引脚410和第二引脚420。在下文，为了便于描述，第一片上端接电路100可称为第一odt电路100，第二片上端接电路200可称为第二odt电路200，片上端接控制电路300可称为odt控制电路300。

信号发送和接收设备10可通过第一引脚410向信号发送和接收设备10外部发送第一信号sig_1，以及通过第一引脚410从信号发送和接收设备10外部接收第一信号sig_1。可以经由第一信号路径510将要通过第一引脚410发送的第一信号sig_1提供给第一引脚410。通过第一引脚410接收到的第一信号sig_1可经由第一信号路径510在信号发送和接收设备10内部传输。第一信号路径510可包括处理第一信号sig_1的各种电路元件。

信号发送和接收设备10可通过第二引脚420向信号发送和接收设备10外部发送第二信号sig_2，以及通过第二引脚420从信号发送和接收设备10外部接收第二信号sig_2。可以经由第二信号路径520将要通过第二引脚420发送的第二信号sig_2提供给第二引脚420。通过第二引脚420接收到的第二信号sig_2可经由第二信号路径520在信号发送和接收设备10内部传输。第二信号路径520可包括处理第二信号sig_2的各种电路元件。

对于第一引脚410和第二引脚420，术语“引脚”可表示与集成电路的电连接，并且可包括，例如，焊盘或集成电路上的另一电接触点。

第一odt电路100可电连接到第一引脚410，并且当第一odt电路100被启用时，将端接电阻提供给连接到第一引脚410的信号线。可通过odt控制电路300来控制第一odt电路100。例如，可基于由odt控制电路300提供的第一控制信号ctrl_1来控制第一odt电路100。在本发明构思的示例性实施例中，可基于第一控制信号ctrl_1来启用或停用第一odt电路100，因此，可改变第一odt电路100的端接电阻。

第二odt电路200可电连接到第二引脚420，并且当第二odt电路200被启用时，将端接电阻提供给连接到第二引脚420的信号线。可通过odt控制电路300来控制第二odt电路200。例如，可基于由odt控制电路300提供的第二控制信号ctrl_2来控制第二odt电路200。在本发明构思的示例性实施例中，可基于第二控制信号ctrl_2来启用或停用第二odt电路200，因此，可改变第二odt电路200的端接电阻。

odt控制电路300可控制第一odt电路100和第二odt电路200。例如，odt控制电路300可通过向第一odt电路100提供第一控制信号ctrl_1来控制第一odt电路100，以及通过向第二odt电路200提供第二控制信号ctrl_2来控制第二odt电路200。

odt控制电路300可以以各种形式实现在信号发送和接收设备10中。根据本发明构思的示例性实施例，可通过硬件或软件来实现odt控制电路300。当通过硬件实现odt控制电路300时，odt控制电路300可包括控制第一odt电路100和第二odt电路200的电路。当通过软件实现odt控制电路300时，可通过使用内部控制逻辑或至少一个内部处理器执行程序(或指令)来控制第一odt电路100和第二odt电路200。程序或指令可存储在信号发送和接收设备10的存储器中。然而，odt控制电路300不限于这些实施例，并且可通过软件和硬件的组合(例如，固件)来实现。

根据本发明构思的示例性实施例，odt控制电路300可单独地或独立地控制第一odt电路100和第二odt电路200。在本发明构思的示例性实施例中，odt控制电路300可独立地控制第一odt电路100和第二odt电路200的启用和/或停用定时(timing)。

例如，当第一引脚410和第二引脚420均处于不需要端接电阻的第一模式时，odt控制电路300可以控制第一odt电路100和第二odt电路200以使其在不同的时间点被停用。在本发明构思的示例性实施例中，第一模式可表示向信号发送和接收设备10外部发送信号的模式，但不限于此。

在本发明构思的示例性实施例中，当第一引脚410和第二引脚420均从不需要端接电阻的第一模式改变为需要端接电阻的第二模式时，odt控制电路300可控制第一odt电路100和第二odt电路200，使得第一odt电路100的启用定时不同于第二odt电路200的启用定时。在本发明构思的示例性实施例中，第二模式可表示从信号发送和接收设备10外部接收信号的模式，但不限于此。

在本发明构思的示例性实施例中，当第一引脚410和第二引脚420均从第一模式改变为第二模式时，odt控制电路300可以控制第一odt电路100和第二odt电路200，使得在第一odt电路100被启用之后经过预定时间，才启用第二odt电路200。在第一odt电路100被启用之后第二odt电路200被启用之前，信号发送和接收设备10可通过第一引脚410发送或接收第一信号sig_1。在第二odt电路200被启用之后启用第一odt电路100的情况下，信号发送和接收设备10可以在第二odt电路200被启用之后第一odt电路100被启用之前，通过第二引脚420发送或接收第二信号sig_2。

根据本发明构思的示例性实施例，由于信号发送和接收设备10可独立地控制第一odt电路100和第二odt电路200的启用和/或停用定时，所以当第二odt电路200被停用时，第一odt电路100可以被启用。因此，信号发送和接收设备10可以通过处于需要端接电阻的第二模式的第一引脚410发送或接收第一信号sig_1。因此，可以防止在信号发送和接收设备中存在odt电路时可能发生的由前序时间(preambletime)和/或后续时间(postambletime)引起的性能劣化。

图2示出根据本发明构思的示例性实施例的操作信号发送和接收设备的方法。将参照图1和图2进行描述。

在操作s120中，信号发送和接收设备10可以停用第一odt电路100和第二odt电路200。例如，当第一引脚410和第二引脚420处于不需要端接电阻的第一模式时，odt控制电路300可控制第一odt电路100和第二odt电路200以使其被停用。

在操作s140中，信号发送和接收设备10可启用第一odt电路100。例如，当第一引脚410从不需要端接电阻的第一模式改变为需要端接电阻的第二模式时，odt控制电路300可控制第一odt电路100以使其被启用。

在操作s160中，信号发送和接收设备10可启用第二odt电路200。例如，当第二引脚420从不需要端接电阻的第一模式改变为需要端接电阻的第二模式时，odt控制电路300可控制第二odt电路200以使其被启用。在本发明构思的示例性实施例中，odt控制电路300可控制第一odt电路100和第二odt电路200，使得第二odt电路200的启用时间点不同于第一odt电路100的启用时间点。例如，odt控制电路300可控制第一odt电路100和第二odt电路200，使得在第一odt电路100被启用之后经过预定时间，才启用第二odt电路200。

在本发明构思的示例性实施例中，在第一odt电路100被启用之后第二odt电路200被启用之前，信号发送和接收设备10可通过第一引脚410接收第一信号sig_1。

根据本发明构思的示例性实施例，由于信号发送和接收设备10可独立地控制第一odt电路100和第二odt电路200的启用和/或停用定时，所以当第二odt电路200被停用时，第一odt电路100可被启用。因此，信号发送和接收设备10可以通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。因此，可以防止在信号发送和接收设备10中存在odt电路时可能发生的由前序时间和/或后续时间引起的性能劣化。

图3示出根据本发明构思的示例性实施例的操作信号发送和接收设备的方法。具体地，图3可示出图2中的操作s120的子操作。将参照图1和图3进行描述。

在操作s122中，信号发送和接收设备10可停用第二odt电路200。例如，当第二引脚420处于不需要端接电阻的第一模式时，odt控制电路300可控制第二odt电路200以使其被停用。例如，第二控制信号ctrl_2可以使第二odt电路200被停用。

在操作s124中，信号发送和接收设备10可停用第一odt电路100。例如，当第一引脚410处于不需要端接电阻的第一模式时，odt控制电路300可控制第一odt电路100以使其被停用。例如，第一控制信号ctrl_1可以使第一odt电路100被停用。在本发明构思的示例性实施例中，odt控制电路300可控制第一odt电路100和第二odt电路200，使得第一odt电路100的停用时间点不同于第二odt电路200的停用时间点。例如，odt控制电路300可控制第一odt电路100和第二odt电路200，使得在第二odt电路200被停用预定时间之后，停用第一odt电路100。

下面将参照附图详细描述控制第一odt电路100和第二odt电路200的方法。

图4是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态随时间变化的时序图。将参照图1和图4进行描述。

在本发明构思的示例性实施例中，第一odt电路100和第二odt电路200可默认保持在启用状态。

在时间点t1，第二odt电路200可被停用。例如，odt控制电路300可控制第二odt电路200使其在第一时间点t1被停用。例如，第二控制信号ctrl_2可以使第二odt电路200被停用。

例如，在从第一时间点t1起经过第一时间段dt1之后的第二时间点t2，第一odt电路100可被停用。例如，第一控制信号ctrl_1可以使第一odt电路100被停用。第一时间段dt1可以是预定时间，并且可以是存储在信号发送和接收设备10的odt控制电路300中的值。换言之，odt控制电路300可在经过了第一时间段dt1之后，在第二odt电路200被停用期间停用第一odt电路100。

在第三时间点t3，第一odt电路100可被启用。例如，当第一引脚410从不需要端接电阻的第一模式改变为需要端接电阻的第二模式时，odt控制电路300可控制第一odt电路100使其被启用。例如，第一控制信号ctrl_1可以使第一odt电路100被启用。

例如，在从第三时间点t3起经过第二时间段dt2之后的第四时间点t4，第二odt电路200可被启用。例如，第二控制信号ctrl_2可以使第二odt电路200被启用。第二时间段dt2可以是预定时间，并且可以是存储在信号发送和接收设备10的odt控制电路300中的值。根据本发明构思的示例性实施例，第二时间段dt2可与第一时间段dt1相同或不同。换言之，odt控制电路300可在经过了第二时间段dt之后，在第一odt电路100被启用期间启用第二odt电路200。

根据本发明构思的示例性实施例，在第三时间点t3与第四时间点t4之间的时间段内，信号发送和接收设备10可以通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。换言之，信号发送和接收设备10在第二odt电路200被停用的时间段内，通过处于第二模式的第一引脚410接收信号，从而改善信号发送和接收设备10的性能。

图5a和图5b是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态、第一信号sig_1和第二信号sig_2随时间变化的时序图(timingchart)。具体地，除了图4的时序图之外，图5a和图5b还示出第一信号sig_1和第二信号sig_2的定时。将参照图1、图5a和图5b进行描述，并且将省略参照图4进行的冗余描述。

参照图5a，在第二时间点t2与第三时间点t3之间的时间段内，信号发送和接收设备10可以通过处于不需要端接电阻的第一模式下的第二引脚420发送第二信号sig_2。在本发明构思的示例性实施例中，第一模式可表示向信号发送和接收设备10外部发送信号的模式(但不限于此)。在第二时间点t2与第三时间点t3之间的时间段内，信号发送和接收设备10可通过第二引脚420向信号发送和接收设备10外部发送第二信号sig_2。

在第五时间点t5与第六时间点t6之间的时间段内，信号发送和接收设备10可以通过处于不需要端接电阻的第一模式下的第一引脚410发送第一信号sig_1。在第五时间点t5与第六时间点t6之间的时间段内，信号发送和接收设备10可通过第一引脚410向信号发送和接收设备10外部发送第一信号sig_1。

第五时间点t5可以在从第二时间点t2起经过第三时间段dt3之后。第六时间点t6可以比第三时间点t3早第四时间段dt4。根据本发明构思的示例性实施例，第三时间段dt3可以与第四时间段dt4相同或不同。

当发送第一信号sig_1和第二信号sig_2时，根据信号发送和接收设备10的规范，需要在发送第一信号sig_1和第二信号sig_2中的每个的时间段之前和之后的时间裕度内停用第二odt电路200。根据相关技术，第一odt电路100和第二odt电路200被控制为同时被启用和/或被停用。在这种情况下，第一odt电路100在对应于该时间裕度的时间段内保持在停用状态。

相比之下，根据本发明构思的示例性实施例，信号发送和接收设备10独立地控制第一odt电路100和第二odt电路200。在此情况下，在第三时间点t3与第四时间点t4之间的时间段(在此期间第二odt电路200处于停用状态)内，第一odt电路100可被控制为处于启用状态。因此，信号发送和接收设备10可以在第三时间点t3与第四时间点t4之间的时间段内，通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。换言之，即使在第二odt电路200被停用的时间段内，信号发送和接收设备10也可以通过由处于第二模式的第一引脚410接收信号而具有改善的性能。

参照图5b，在第七时间点t7与第八时间点t8之间的时间段内，信号发送和接收设备10可以通过处于不需要端接电阻的第一模式下的第二引脚420发送第二信号sig_2。在第七时间点t7与第八时间点t8之间的时间段内，信号发送和接收设备10可以通过第二引脚420向信号发送和接收设备10外部发送第二信号sig_2。

第七时间点t7可以在从第一时间点t1起经过第五时间段dt5之后。第八时间点t8可以比第四时间点t4早第六时间段dt6。根据本发明构思的示例性实施例，第五时间段dt5可以与第六时间段dt6相同或不同。

图6a和图6b是示出根据本发明构思的示例性实施例的第一片上端接电路的状态和第二片上端接电路的状态、第一信号sig_1和第二信号sig_2随时间变化的时序图。具体地，除了图5a和图5b的时序图之外，图6a和图6b还分别示出了在第二模式下接收到的第一信号sig_1的定时。将参照图1、图6a和图6b进行描述，并且将省略参照图4、图5a和图5b进行的冗余描述。

参照图6a，在第三时间点t3与第四时间点t4之间的时间段内，信号发送和接收设备10可以通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。换言之，在第一odt电路100被启用之后第二odt电路200被启用之前，信号发送和接收设备10可以通过处于第二模式的第一引脚410接收第一信号sig_1。

参照图6b，在第三时间点t3与第四时间点t4之间的时间段内，信号发送和接收设备10可以通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。换言之，在第一odt电路100被启用之后第二odt电路200被启用之前，信号发送和接收设备10可以通过处于第二模式的第一引脚410接收第一信号sig_1。

根据本发明构思的示例性实施例，在第三时间点t3与第四时间点t4之间的时间段内，信号发送和接收设备10可以通过处于需要端接电阻的第二模式下的第一引脚410接收第一信号sig_1。换言之，信号发送和接收设备10可以通过由处于第二模式的第一引脚410接收信号而无需等待第二odt电路200在第四时间点t4被启用而具有改善的性能。

图7示出根据本发明构思的示例性实施例的数据处理系统100。数据处理系统1000可包括主机1100、存储控制器1200和子存储系统1300。数据处理系统1000可应用于使用存储器的各种电子设备，诸如，各种服务器、台式计算机、笔记本计算机、智能电话、平板个人计算机(pc)、打印机、扫描仪、监视器、数码相机、数字音乐播放器、数字媒体记录器和便携式游戏机，但不限于此。包括在图7中的子存储系统1300中的第一存储体1310至第n存储体1320均可以包括上面参照图1至图6b描述的信号发送和接收设备10，其中，n是自然数。

主机1100可向存储控制器1200提供数据data和请求信号req。例如，主机1100可向存储控制器1200提供诸如对数据data的读取请求或写入请求的请求信号req。此外，主机1100可向存储控制器1200提供命令、地址、优先级信息等，但不限于此。主机1100可基于诸如以下各种接口协议与存储控制器1200交换数据和信号：通用串行总线(usb)协议、多媒体卡(mmc)协议、串行高级技术附件(ata)协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小型磁盘接口(esdi)协议或集成驱动电子设备(ide)协议。主机1100和存储控制器1200可一起实现为均包括中央处理单元(cpu)和/或图形处理单元(gpu)的片上系统(soc)或应用处理器。

存储控制器1200可响应于主机1100的请求信号req来控制子存储系统1300。例如，存储控制器1200可响应于从主机1100接收到的读取请求来控制子存储系统1300读取数据dq。存储控制器1200可响应于从主机1100接收到的写入请求来控制子存储系统1300写入数据dq。对于那些操作，存储控制器1200可将命令cmd和地址addr提供给子存储系统1300，要写入的数据dq和已经读取的数据dq可在存储控制器1200与子存储系统1300之间发送和接收。存储控制器1200可将主时钟信号ck和数据时钟信号wck提供给子存储系统1300。主时钟信号ck和数据时钟信号wck可用于存储控制器1200和子存储系统1300以进行数据通信。作为非限制性示例，数据时钟信号wck的频率可以是主时钟信号ck的频率的两倍或四倍。

子存储系统1300可包括多个存储体(memoryrank)。例如，子存储系统1300可包括第一存储体1310至第n存储体1320。每个存储体可包括多个片上端接电路和片上端接控制电路。例如，第一存储体1310可包括第一片上端接电路1311、第二片上端接电路1312以及片上端接控制电路1313。为了便于描述，“片上端接”在下文缩写为“odt”。例如，第一片上端接电路1311可称为第一odt电路1311，第二片上端接电路1312可称为第二odt电路1312，片上端接控制电路1313可称为odt控制电路1313。

作为存储体的代表，描述了第一存储体1310。

第一odt电路1311和第二odt电路1312均可通过提供与传输线的阻抗匹配的端接电阻来抑制信号反射。

在本发明构思的示例性实施例中，第一odt电路1311可电连接到通过其发送或接收数据dq的数据引脚。第一odt电路1311可基于来自odt控制电路1313的第一控制信号ctrl_1被启用或停用。此外，第一odt电路1311的端接电阻的大小可基于第一控制信号ctrl_1而改变。

在本发明构思的示例性实施例中，第二odt电路1312可电连接到通过其发送数据选通信号的数据选通引脚。第二odt电路1312可基于来自odt控制电路1313的第二控制信号ctrl_2被启用或停用。此外，第二odt电路1312的端接电阻的大小可基于第二控制信号ctrl_2而改变。在本发明构思的示例性实施例中，数据选通信号可对应于读取数据选通信号rdqs，数据选通引脚可对应于读取数据选通引脚。

换言之，可控制第一odt电路1311和第二odt电路1312的启用和停用定时。具体地，根据本发明构思的示例性实施例，第一存储体1310可使用第一控制信号ctrl_1和第二控制信号ctrl_2单独地或独立地控制第一odt电路1311和第二odt电路1312。换言之，第一odt电路1311的启用和停用定时可不同于第二odt电路1312的启用和停用定时。下面将参照附图详细描述第一odt电路1311和第二odt电路1312的定时。

odt控制电路1313可控制第一odt电路1311和第二odt电路1312。例如，odt控制电路1313可使用第一控制信号ctrl_1控制第一odt电路1311，使用第二控制信号ctrl_2控制第二odt电路1312。

odt控制电路1313可以以各种形式实现在第一存储体1310中。根据本发明构思的示例性实施例，可通过硬件或软件来实现odt控制电路1313。例如，当通过硬件实现odt控制电路1313时，odt控制电路1313可包括控制odt电路(例如，第一odt电路1311和第二odt电路1312)的电路。当通过软件实现odt控制电路1313时，可通过使用内部控制逻辑或至少一个内部处理器执行均存储在第一存储体1310中的程序(或指令)和/或随机输入/输出码，来控制odt电路(例如，第一odt电路1311和第二odt电路1312)。然而，odt控制电路1313不限于这些实施例，并且可通过软件和硬件的组合(例如，固件)来实现。

第一存储体1310可包括至少一个存储器件。在此，存储器件可以是易失性存储器件。易失性存储器件可以是随机存取存储器(ram)、动态ram(dram)或静态ram(sram)，但不限于此。存储器件的示例可包括双倍数据速率(ddr)同步dram(sdram)、低功率ddr(lpddr)sdram、图形ddr(gddr)sdram和rambusdram(rdram)。可选地，存储器件可以是高带宽存储器(hbm)。在本发明构思的示例性实施例中，存储器件可以是非易失性存储器件。例如，存储器件可以是诸如相变ram(pram)、磁ram(mram)或电阻ram(rram)的电阻型存储器。在一些情况下，多个存储体中的每个可称为存储器件。

使用odt技术的存储体可在非目标odt模式(non-targetodtmode)或正常odt模式下操作。在此，正常odt模式可表示基于由存储控制器提供的命令启用或停用odt电路的模式。非目标odt模式可表示这样的模式：在该模式下，odt电路默认被启用，并且仅当在相应的存储体上执行数据读取操作时才在存储控制器的控制下被停用。根据本发明构思的示例性实施例，子存储系统1300或多个存储体可在非目标odt模式下操作。将参照图8详细描述非目标odt模式。

在本发明构思的示例性实施例中，子存储系统1300可在数据读取操作中将读取数据选通信号rdqs提供给存储控制器1200。在本发明构思的示例性实施例中，读取数据选通信号rdqs可与数据时钟信号wck同步。存储控制器1200可基于由子存储系统1300提供的读取数据选通信号rdqs来接收读取数据dq。

在本发明构思的示例性实施例中，子存储系统1300可以向存储控制器1200提供指示信号indicator。指示信号indicator可指示子存储系统1300支持非目标odt模式，和/或第一odt电路1311和第二odt电路1312可被单独地控制。在本发明构思的示例性实施例中，子存储系统1300可通过模式寄存器将指示信号indicator提供给存储控制器1200，存储控制器1200可通过读取模式寄存器来获得指示信号indicator。基于指示信号indicator，存储控制器1200可识别出子存储系统1300支持非目标odt模式，和/或第一odt电路1311和第二odt电路1312被单独地控制。

根据本发明构思的示例性实施例，由于在数据处理系统1000中第一存储体1310对第一odt电路1311和第二odt电路1312独立地执行启用和/或停用定时控制，因此可以降低由读取数据选通信号rdqs前序时间和/或后续时间引起的性能劣化。

此外，由于即使当第一存储体1310在非目标odt模式下操作时第一存储体1310也提供与在正常odt模式下的定时控制相同的定时控制，因此可统一存储控制器1200的控制操作。因此，可以使存储控制器1200的控制操作更容易。

图8示出根据本发明构思的示例性实施例的用于说明非目标odt模式的信号的时序图。将参照图7和图8进行描述。图8中的第一时间点t1至第六时间点t6指示与图4至图6b中的时间点不同的时间点。

子存储系统1300可包括多个存储体。存储体可包括在其上执行当前数据操作(例如，写入操作或读取操作)的目标存储体以及不在其上执行当前数据操作的非目标存储体。图8是示出包括在非目标存储体中的odt电路以及包括在目标存储体中的odt电路是否被启用的时序图。

子存储系统1300可在第一时间点t1与第六时间点t6之间的时间段内上电。在子存储系统1300开始上电的第一时间点t1，非目标存储体的odt电路和目标存储体的odt电路可被启用。

然后，非目标存储体的odt电路可保持启用。例如，非目标存储体的odt电路可在第一时间点t1与第六时间点t6之间的时间段内被启用。在本发明构思的示例性实施例中，非目标存储体的odt电路可默认保持启用。换言之，除非存储控制器停用非目标存储体的odt电路，否则非目标存储体的odt电路可保持启用。

目标存储体的odt电路可在写入操作期间保持启用。例如，在执行写入操作的第二时间点t2与第三时间点t3之间的时间段内，目标存储体的odt电路可保持启用。

当执行读取操作时，目标存储体的odt电路可被停用。例如，在执行读取操作的第四时间点t4与第五时间点t5之间的时间段内，目标存储体的odt电路可被停用。

换言之，仅当执行读取操作时，目标存储体的odt电路可被停用。

图9示出根据本发明构思的示例性实施例的第一存储体1310。图9的第一存储体1310可对应于图1的信号发送和接收设备10。将省略参照图7进行的关于第一存储体1310的冗余描述。将参照图7和图9进行描述。

第一存储体1310可包括第一odt电路1311、第二odt电路1312、odt控制电路1313、数据引脚1314_1、读取数据选通引脚1314_2和数据时钟信号引脚1314_3。

第一存储体1310可通过数据引脚1314_1向第一存储体1310外部的存储控制器1200发送数据dq，可通过数据引脚1314_1从第一存储体1310外部接收数据dq。要通过数据引脚1314_1发送的数据dq可经由第一信号路径1315_1提供给数据引脚1314_1。通过数据引脚1314_1接收到的数据dq可经由第一信号路径1315_1在第一存储体1310内部传输。第一信号路径1315_1可包括处理数据dq的各种电路元件。例如，第一信号路径1315_1可包括数据输入/输出缓冲器。

第一存储体1310可通过读取数据选通引脚1314_2向第一存储体1310外部发送读取数据选通信号rdqs。要通过读取数据选通引脚1314_2发送的读取数据选通信号rdqs可经由第二信号路径1315_2提供给读取数据选通引脚1314_2。第二信号路径1315_2可包括处理读取数据选通信号rdqs的各种电路元件。

第一存储体1310可通过数据时钟信号引脚1314_3从第一存储体1310外部接收数据时钟信号。

对于数据引脚1314_1和读取数据选通引脚1314_2，术语“引脚”可表示与集成电路的电连接，并且可包括例如位于焊盘或集成电路上的另一电接触点。

第一odt电路1311可电连接到数据引脚1314_1，并且当第一odt电路1311被启用时，将端接电阻提供给连接到数据引脚1314_1的信号线。可通过odt控制电路1313来控制第一odt电路1311。例如，可基于由odt控制电路1313提供的第一控制信号ctrl_1来控制第一odt电路1311。在本发明构思的示例性实施例中，可基于第一控制信号ctrl_1来启用或停用第一odt电路1311，因此，可改变第一odt电路1311的端接电阻。此外，可通过odt控制电路1313来控制第一odt电路1311的电阻大小。

第二odt电路1312可电连接到读取数据选通引脚1314_2，并且当第二odt电路1312被启用时，将端接电阻提供给连接到读取数据选通引脚1314_2的信号线。可通过odt控制电路1313来控制第二odt电路1312。例如，可基于由odt控制电路1313提供的第二控制信号ctrl_2来控制第二odt电路1312。在本发明构思的示例性实施例中，可基于第二控制信号ctrl_2来启用或停用第二odt电路1312，因此，可改变第二odt电路1312的端接电阻。此外，可通过odt控制电路1313来控制第二odt电路1312的电阻大小。

odt控制电路1313可控制第一odt电路1311和第二odt电路1312。例如，odt控制电路1313可通过将第一控制信号ctrl_1提供给第一odt电路1311来控制第一odt电路1311，通过将第二控制信号ctrl_2提供给第二odt电路1312来控制第二odt电路1312。

根据本发明构思的示例性实施例，odt控制电路1313可单独地或独立地控制第一odt电路1311和第二odt电路1312。例如，odt控制电路1313可独立地控制第一odt电路1311和第二odt电路1312的启用和/或停用定时。

例如，odt控制电路1313可控制第一odt电路1311和第二odt电路1312在数据读取操作中被停用。在此情况下，第一odt电路1311的停用时间点可不同于第二odt电路1312的停用时间点。

在本发明构思的示例性实施例中，在数据读取操作完成之前或之后，odt控制电路1313可控制第一odt电路1311和第二odt电路1312以使其被启用，使得第一odt电路1311的启用定时可不同于第二odt电路1312的启用定时。

在本发明构思的示例性实施例中，在数据读取操作完成之前或之后，odt控制电路1313可控制第一odt电路1311和第二odt电路1312，使得在第一odt电路1311被启用之后经过预定时间，才启用第二odt电路1312。在第一odt电路1311被启用之后第二odt电路1312被启用之前，第一存储体1310可通过数据引脚1314_1接收数据dq。

根据本发明构思的示例性实施例，第一存储体1310可独立地控制第一odt电路1311和第二odt电路1312的启用和/或停用定时，从而通过数据引脚1314_1接收数据dq。因此，可以防止在存储体中存在odt电路时可能发生的由前序时间和/或后续时间引起的性能劣化。

图10是根据相关技术的存储体的各种信号的时序图。具体地，图10示出存储体接收数据读取命令时的时序图。

在根据相关技术的存储体中，连接到数据引脚的odt电路和连接到读取数据选通引脚的odt电路同时被启用或被停用。换言之，连接到数据引脚的odt电路和连接到读取数据选通引脚的odt电路以相同的方式被控制。在根据相关技术的存储体中，连接到数据引脚的odt电路和连接到读取数据选通引脚的odt电路分别被称为第一odt电路和第二odt电路。在下文，为了便于描述，数据信号称为dq信号，读取数据选通信号称为rdqs信号。

参照图10，在第一时间点t1接收数据读取命令rdcmd。

在接收到数据读取命令rdcmd之后，可在第二时间点t2停用第一odt电路和第二odt电路。在经过特定时间之后，接收rdqs信号。停用第一odt电路和第二odt电路的时间与接收rdqs信号的时间之间的时间差可以是rdqs前序时间dt_pre。

即使在完全接收rdqs信号之后，第一odt电路和第二odt电路也在用于后处理的特定时间段期间保持停用。仅当经过了特定时间段时，才启用第一odt电路和第二odt电路。完全接收rdqs信号的时间与启用第一odt电路和第二odt电路的时间之间的时间差可以是rdqs后续时间dt_post。

换言之，由于即使在读取所有数据之后的rdqs后续时间dt_post期间第一odt电路和第二odt电路也保持停用，因此写入数据不能输入到数据引脚。换言之，在rdqs后续时间dt_post期间不能写入数据。例如，在读-写操作的情况下，当将数据写入根据上述相关技术的存储体时，由于rdqs后续可能发生时间延迟，从而导致整个存储体的性能下降。

图11是根据本发明构思的示例性实施例的存储体的各种信号的时序图。具体地，图11示出存储体接收数据读取命令时的时序图。将参照图9和图11进行描述。为了便于描述，假设第一存储体1310是目标存储体。然而，本发明构思不限于此。

在第一时间点t1，数据读取命令rdcmd可输入到第一存储体1310。

在第二时间点t2，换言之，在从第一时间点t1起经过第一时间段dt1之后，第一存储体1310可停用第二odt电路1312。例如，odt控制电路1313可控制第二odt电路1312在第二时间点t2被停用。第一时间段dt1可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第一时间段dt1可以是常数值或可随读取延迟变化的可变值。

在第三时间点t3，换言之，在从第一时间点t1起经过第二时间段dt2之后，第一存储体1310可停用第一odt电路1311。例如，odt控制电路1313可控制第一odt电路1311在第三时间点t3被停用。第二时间段dt2可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第二时间段dt2可以是常数值或可随读取延迟变化的可变值。第二时间段dt2可以比第一时间段dt1长rdqs前序时间dt_pre。作为非限制性示例，rdqs前序时间dt_pre可对应于数据时钟信号wck的一至四个时钟周期，并且可根据本发明构思的示例性实施例而变化。

在第四时间点t4，换言之，在从第一时间点t1起经过第三时间段dt3之后，第一存储体1310可启用第一odt电路1311。例如，odt控制电路1313可控制第一odt电路1311在第四时间点t4被启用。第三时间段dt3可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第三时间段dt3可以是常数值或可随读取延迟变化的可变值。

在本发明构思的示例性实施例中，在第三时间点t3与第四时间点t4之间的时间段内，可从第一存储体1310输出rdqs信号。例如，在第一存储体1310的读取操作中，该rdqs信号可以是与数据时钟信号同步的信号。此外，可在输出rdqs信号的时间段中的一段时间内输出dq信号。dq信号可表示从第一存储体1310的存储单元读取的数据。

在第五时间点t5，换言之，在从第一时间点t1起经过第四时间段dt4之后，第一存储体1310可启用第二odt电路1312。例如，odt控制电路1313可控制第二odt电路1312在第五时间点t5被启用。第四时间段dt4可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第四时间段dt4可以是常数值或可随读取延迟变化的可变值。第四时间段dt4可比第三时间段dt3长rdqs后续时间dt_post。作为非限制性示例，rdqs后续时间dt_post可对应于数据时钟信号wck的一至四个时钟周期，并且可根据本发明构思的示例性实施例而变化。

图12是根据本发明构思的示例性实施例的存储体的各种信号的时序图。描述将集中于图11与图12之间的差异。将参照图9和图12进行描述。

在第六时间点t6，换言之，在从第一时间点t1起经过第二时间段dt2之后，第一存储体1310可停用第一odt电路1311。例如，odt控制电路1313可控制第一odt电路1311在第六时间点t6被停用。第二时间段dt2可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第二时间段dt2可以是常数值或可随读取延迟变化的可变值。作为非限制性示例，rdqs前序时间dt_pre可对应于数据时钟信号wck的一至四个时钟周期，并且可根据本发明构思的示例性实施例而变化。

在第七时间点t7，换言之，在从第一时间点t1起经过第三时间段dt3之后，第一存储体1310可启用第一odt电路1311。例如，odt控制电路1313可控制第一odt电路1311在第七时间点t7被启用。第三时间段dt3可以是预定值并存储在包括在第一存储体1310中的模式寄存器中。在本发明构思的示例性实施例中，第三时间段dt3可以是常数值或可随读取延迟变化的可变值。

与图11所示的实施例不同，第一odt电路1311被停用的第六时间点t6可早于开始输出rdqs信号的第三时间点t3。此外，第一odt电路1311被启用的第七时间点t7可晚于完全输出rdqs信号的第四时间点t4。

图13是根据本发明构思的示例性实施例的操作存储体的方法的流程图。将参照图9至图13进行描述。为了便于描述，假设存储体是第一存储体1310并且第一存储体1310是目标存储体。然而，本发明构思不限于此。

在操作s220中，第一存储体1310可接收数据读取命令rdcmd。例如，第一存储体1310可从存储控制器接收数据读取命令rdcmd。可在第一时间点t1接收数据读取命令rdcmd。

在操作s240中，第一存储体1310可在从第一时间点t1起经过第一时间段dt1之后停用第二odt电路1312，在从第一时间点t1起经过第二时间段dt2之后停用第一odt电路1311。第二时间段dt2可与第一时间段dt1不同，并且第二时间段dt2可以比第一时间段dt1长。第二时间段dt2的一部分可与第一时间段dt1重叠。

在操作s260中，第一存储体1310可在从第一时间点t1起经过第三时间段dt3之后启用第一odt电路1311，在从第一时间点t1起经过第四时间段dt4之后启用第二odt电路1312。第四时间段dt4可与第三时间段dt3不同，并且第四时间段dt4可以比第三时间段dt3长。第四时间段dt4的一部分可与第三时间段dt3重叠。

在操作s280中，在第一odt电路1311被启用之后第二odt电路1312被启用之前，第一存储体1310可通过数据引脚1314_1接收数据dq。

根据本发明构思的示例性实施例，第一存储体1310可独立地控制第一odt电路1311的启用定时和第二odt电路1312的启用定时，从而通过数据引脚1314_1接收数据dq而无需等待第二odt电路1312被启用。因此，可以防止包括这样电路的装置的性能劣化。

具体地，当诸如在读-写操作中连续执行数据读取操作和数据写入操作时，第一存储体1310可在rdqs后续时间期间通过数据引脚1314_1接收数据dq而无需等待，从而提高性能。

虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是将理解，在不脱离如所附权利要求阐明的本发明的精神和范围的情况下，可对其进行形式和细节上的各种改变。