一种FPGA时分复用多路数据传输的方法、存储介质及终端与流程

本发明涉及数据传输技术领域，具体为一种fpga时分复用多路数据传输的方法、存储介质及终端。

背景技术：

当前,ic芯片产业飞速发展，需要进行fpga原型验证的逻辑设计越来越庞大，一颗业界较大规模的fpga已经难以容纳下所有的芯片的逻辑功能。用户需要设法将大的设计切割为若干个小的设计，配置到多个fpga中，即通过手动编写串并转换模块或利用厂家提供的ip模块，加入到每个fpga设计中，进行大量数据的传输。

但是这样经常会遇到的一个问题就是由于设计的复杂，逻辑模块之间产生了大量的互联关系。分割后用户需要利用fpga上面有限的外部连接管脚来传输更多的数据信号，同时保证运行时整个设计的逻辑功能正确无误，性能达标。通常这个过程需要考虑到很多的因素和处理工作，需要人工操作，操作繁琐且容易出错，非常耗费精力和时间，无法满足技术要求。

技术实现要素：

为了克服现有技术方案的不足，本发明提供一种fpga时分复用多路数据传输的方法、存储介质及终端，方便开发、设计基于多块fpga的大容量、复杂程度高的芯片，加快soc产品的开发流程，能有效的解决背景技术提出的问题。

本发明解决其技术问题所采用的技术方案是：

一种fpga时分复用多路数据传输的方法，包括如下步骤：

通过计算机对用户的芯片设计rtl进行分割处理，选择fpga验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的edif格式的网表库文件；

用户设置tdm传输的模式及参数之后，计算机根据tdm模式及参数，自动匹配fpga厂家的底层的高速传输ip；

计算机为用户的每个fpga生成新的设计顶层和数据收发模块；

根据fpga类型将生成的新的所述设计顶层和所述数据收发模块转换为专用门电路网表库文件和相关配置约束信息；

经过eda专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于fpga的比特流文件进行数据传输。

进一步地，所述门电路网表库文件的生成过程为：计算机基于单个fpga的设计文件，选择fpga验证平台，并经过eda专用综合工具处理后，生成不同格式的门电路网表库文件。

进一步地，所述统一的edif格式的网表库文件是计算机通过对不同种类的门电路网表库文件进行基于模块层次及连线格式的处理、转换后输出的。

进一步地，用户设置tdm传输的模式和参数的过程包括直接输入过程和远程输入过程，所述直接输入是通过计算机键盘直接输入，所述远程输入过程是通过蓝牙或者无线网连接输入。

进一步地，所述计算机为用户的每个fpga生成新的设计顶层和数据收发模块的过程为：

计算机根据多个fpga之间的互联信息，计算出最优的信号压缩比；

计算机根据计算得到的最优信号压缩比，为每个fpga生成新的设计顶层和数据收发模块。

本发明提供一种存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述的方法。

本发明提供一种终端，包括：处理器及存储器；所述存储器用于存储计算机程序；所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行上述的方法。

与现有技术相比，本发明的有益效果是：

本发明支持业界常用的芯片设计rtl编写方式(rtl，ip黑盒，外部网表等),将设计逻辑编译成统一的数据格式的网表，分析用户设计的外部信号的io信息,根据用户设定的数据信号传输比例，自动封装厂家提供的底层高速数据传输ip，在多个fpga之间快速的传输大量的设计信号，同时保证用户的设计逻辑运行正确，运行性能达到最优化，用户利用本方法可以快速，方便地开发，设计基于多块fpga的大容量，复杂程度高的芯片设计，加快soc产品的开发流程。

附图说明

图1为本发明的整体结构示意图；

图2为本发明的导流座截面结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1和图2所示，本发明提供了一种fpga时分复用多路数据传输的方法，包括如下步骤：

通过计算机对用户的芯片设计rtl进行分割处理，选择fpga验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的edif格式的网表库文件；

其中，门电路网表库文件的生成过程为：计算机基于单个fpga的设计文件，选择fpga验证平台，并经过eda专用综合工具处理后，生成不同格式的门电路网表库文件。

用户设置tdm传输的模式及参数之后，计算机根据tdm模式及参数，自动匹配fpga厂家的底层的高速传输ip；

计算机为用户的每个fpga生成新的设计顶层和数据收发模块；

根据fpga类型将生成的新的所述设计顶层和所述数据收发模块转换为专用门电路网表库文件和相关配置约束信息；

经过eda专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于fpga的比特流文件进行数据传输。

在本方案通过将设计逻辑编译成统一的数据格式的网表，分析用户设计的外部信号的io信息,根据用户设定的数据信号传输比例，自动封装厂家提供的底层高速数据传输ip，在多个fpga之间快速的传输大量的设计信号，同时保证用户的设计逻辑运行正确，运行性能达到最优化，用户利用本方法可以快速，方便地开发，设计基于多块fpga的大容量，复杂程度高的芯片设计，加快soc产品的开发流程。

所述统一的edif格式的网表库文件是计算机通过对不同种类的门电路网表库文件进行基于模块层次及连线格式的处理、转换后输出的。

优选的是，用户设置tdm传输的模式和参数的过程包括直接输入过程和远程输入过程，所述直接输入是通过计算机键盘直接输入，所述远程输入过程是通过蓝牙或者无线网连接输入，通过提供两种输入方式，方便用户进行操作。

作为一种优选的技术方案，所述计算机为用户的每个fpga生成新的设计顶层和数据收发模块的过程为：

计算机根据多个fpga之间的互联信息，计算出最优的信号压缩比；

计算机根据计算得到的最优信号压缩比，为每个fpga生成新的设计顶层和数据收发模块。

图2为本发明的方法实际使用时的时分复用时序图。

本发明的存储介质上存储有计算机程序，该程序被处理器执行时实现上述的方法。所述存储介质包括：rom、ram、磁碟、u盘、存储卡或者光盘等各种可以存储程序代码的介质。

本发明的终端，包括处理器及存储器。

所述存储器用于存储计算机程序。优选地，所述存储器包括：rom、ram、磁碟、u盘、存储卡或者光盘等各种可以存储程序代码的介质。

所述处理器与所述存储器相连，用于执行所述存储器存储的计算机程序，以使所述终端执行上述的方法。

优选地，所述处理器可以是通用处理器，包括中央处理器(centralprocessingunit，简称cpu)、网络处理器(networkprocessor，简称np)等；还可以是数字信号处理器(digitalsignalprocessor，简称dsp)、专用集成电路(applicationspecificintegratedcircuit，简称asic)、现场可编程门阵列(fieldprogrammablegatearray，简称fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。