内存接口写入均衡的控制方法及装置与流程

本发明涉及通信技术领域，尤其涉及一种内存接口写入均衡的控制方法及装置。

背景技术：

写入均衡(writeleveling)是电子工业协会(jedec)制定的一项指标。所谓写入均衡是指在数据发送写方向的采样数据时钟和dram(动态随机存取存储器)外部总线工作时钟必须处于同相位状态(例如ddr4标准jedec79-4b中的tdqss指标)，以便数据在写入时能在存储器内进行采样时钟和数据均相对总线工作时钟进行对齐，从而保证ddr(doubledatarate，双倍速率)存储器能够正确的写入数据。

目前在产品生产过程中，为了达到写入均衡这一指标，获取的最佳值(如：采样数据时钟)只能针对单一的应用场景，无法适应不同板级走线风格，屏蔽抖动、噪声等干扰，造成延时差异，应用场景的局限性强。由于写入均衡训练在其它读写训练之前，若获取到错误的最佳值会导致后级其它参数的训练出错，从而会影响整个ddr接口的后续读写过程，最终导致读写失败。

技术实现要素：

针对现有写入均衡训练易受到抖动、噪声等干扰的问题，现提供一种旨在自适应能力强，可屏蔽抖动、噪声等干扰的内存接口写入均衡的控制方法及装置。

本发明提供了一种内存接口写入均衡的控制方法，包括：

将采样信号以预设延时步进发送至内存装置；

根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；

获取所述采样信息中有效电平之和最大的区域位置；

根据所述区域位置确定所述采样信号的写入均衡延时步进。

优选的，将采样信号以预设延时步进发送至内存装置，包括：

从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。

优选的，根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息，包括：

对每一延时步进对应的采样信号进行n次采样，获取每一次采样的电平值；其中，n为奇数；

在n次采样中，将相同电平值的采样次数累加，将大于(n-1)/2的累加采样次数对应的电平值作为有效电平；

依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。

优选的，获取所述采样信息中有效电平之和最大的区域位置，包括：

在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。

优选的，根据所述区域位置确定所述采样信号的写入均衡延时步进，包括：

所述区域位置为起始点为有效电平为1的区域位置，根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值。

本发明还提供了一种内存接口写入均衡的控制装置，包括：

控制单元，用于将采样信号以预设延时步进发送至内存装置；

生成单元，用于根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；

获取单元，用于获取所述采样信息中有效电平之和最大的区域位置；

确定单元，用于根据所述区域位置确定所述采样信号的写入均衡延时步进。

优选的，所述控制单元用于从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。

优选的，所述生成单元包括：

采样模块，用于对每一延时步进对应的采样信号进行n次采样，获取每一次采样的电平值；其中，n为奇数；

处理模块，用于在n次采样中，将相同电平值的采样次数累加，将大于(n-1)/2的累加采样次数对应的电平值作为有效电平；

组合模块，用于依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。

优选的，所述获取单元用于在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。

优选的，所述确定单元用于根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值；所述区域位置为起始点为有效电平为1的区域位置。

上述技术方案的有益效果：

本技术方案中，内存接口写入均衡的控制方法及装置，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。

附图说明

图1为本发明所述的内存接口写入均衡的控制方法的一种实施例的流程图；

图2为本发明根据采样信号的有效电平生成采样信息的一种实施例的流程图；

图3为本发明所述的内存接口写入均衡的控制装置的一种实施例的模块图；

图4为本发明所述生成单元内部的模块图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

对于写入均衡算法jedec定义的数据采集方式为：通过配置dram的模式寄存器使dram进入规定的dram写入均衡训练模式，之后dram自动使用数据采样时钟(writedqs)上升沿对系统总线时钟(clk)进行采样，将采样到的电压电平从数据线(dq)上反馈输出。

业界的普遍算法为：通过不断的线性调整增加数据采样时钟的延时相位，直至最终采样到数据线上的电平第一次从低电平变到高电平，即数据采样时钟和系统总线时钟达到了相同上升沿相位，从而获取到写入均衡数据采样时钟的最佳相位值。

然而，实际的情况下，通过线性调整增加数据采样时钟的延时相位的方法仅仅适合于波形质量非常好的情况。由于信号采集需要一定的信号保持时间以及信号保持阈值电平，当波形质量比较好，信号上升下降速率较快时，采集的信号是正确的。但当信号开始恶化时，采集的信号很容出错；对于不同pcb(印刷电路板)设计的差异，板级信号不同，因此系统总线时钟信号容易存在斜率很慢或者信号反射致使的塌陷情况，采集的信号也很容出错。

由于信号采集需要一定的信号保持时间以及信号保持阈值电平，当波形质量开始恶化时，就容易出现电平亚稳态的判决错误，当数据采样时钟波形由于整个信号传输路径不好产生信号台阶现象，就可能导致采样到错误的小台阶的上升沿的过程。当信号上升下降速率比较慢时，甚至会出现将下降沿错误的采集成上升沿的情况。将下降沿错误的采集成上升沿主要是由于数据采样时钟在下降沿跨越中间电平时其相对比较器的参考电平的幅度不够大，没有完全达到阈值电平，出现亚稳态，因此很容易受到噪声干扰出现数据输出错误，此时就会导致边缘判断错误。

本发明为解决因采样信号的阶跃、塌陷及亚稳态等情况导致错误采样的缺陷，提出一种可避免阶跃、塌陷及亚稳态对采样的影响，可适用于不同场景，且能够保证采样信号的准确性的内存接口写入均衡的控制方法及装置。下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。参阅图1，其为一符合本发明一优选实施例的内存接口写入均衡的控制方法的流程示意图，从图中可以看出，本实施例中所提供的内存接口写入均衡的控制方法主要包括以下步骤：

s1.将采样信号以预设延时步进发送至内存装置；

在本实施例中，内存装置可以是动态随机存取存储器，也可以是双倍速率同步动态随机存储器。

本实施例的采样信号为数据采样时钟(dqs)到达内存装置的信号。

进一步地，步骤s1包括：

从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。

在本实施例中，第二预设长度大于采样信号的周期长度clk，例如：第二预设长度可以是1.5个clk周期，或2个clk周期。

具体地，以预设延时步进为1/64clk周期长度，第二预设长度为2个clk周期，逐步增加采样信号的延时步进，共计采集数据128轮，以实现覆盖2个clk周期的采样信号。理论上对应标准波形的分析，覆盖1.5个clk周期即可采集到一个高电平脉冲，考虑到采样信号可能出现抖动的情况，因此适当的延伸长度，将第二预设长度设置为2个clk周期，以便于后续对采样信号的分析。

s2.根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；

在本实施例中，第一预设长度可以是2个clk周期。

参考图2进一步地，步骤s2可包括：

s21.对每一延时步进对应的采样信号进行n次采样，获取每一次采样的电平值；其中，n为奇数(例如：n＝3,5,7,9等)；

s22.在n次采样中，将相同电平值的采样次数累加，将大于(n-1)/2的累加采样次数对应的电平值作为有效电平；

s23.依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。

具体的，以n＝9为例，对每一延时步进分别进行9次采样，并记录每一次采样的电平值，若9次采样中0(低电平)的个数大于(9-1)/2＝4，则相应的延时步进对应的有效电平值为0；若9次采样中1(高电平)的个数大于4，则相应的延时步进对应的有效电平值为1。将每一个延时步进对应的有效电平根据延时步进的顺序进行组合，从而获取2个clk周期长度的采样信息。

在步骤s2中通过对每一延时步进进行多次采样，提取概率大的电平值作为有效电平，以避免因波形质量不好时影响采样信号的准确性。

s3.获取所述采样信息中有效电平之和最大的区域位置；

具体地，步骤s3为在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。

其中，第三预设长度为0.5个clk周期长度。

在本实施例中，考虑到写入均衡的目的是为了将数据采样时钟的上升沿与系统总线时钟的上升沿对齐，相当于在采样信息中有效电平1的个数越多，数据采样时钟的上升沿与系统总线时钟上升沿对齐的概率越大。因此，从采样信息的起始有效电平开始顺次遍历0.5个clk周期，逐个遍历，提取第一个有效电平之和最大的区域位置(0.5个clk周期长度)，通过统计的方式获取有效电平之和最大的位置，从而提取亚稳态对采样信号的干扰。

s4.根据所述区域位置确定所述采样信号的写入均衡延时步进。

进一步地，步骤s4中所述区域位置为起始点为有效电平为1的区域位置，根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值。

在步骤s4中所述区域位置为起始点也可以是有效电平为0的区域位置。

本实施例中，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。

内存接口写入均衡的控制方法能自动适应具有不同板级走线风格造成的延时差异以及能自动消除噪声，可以广泛应用于不同ddr标准(如：ddr3、ddr4、lpddr3、lpddr4等)，具有高效准确，自适应的特性。

如图3-图4所示，本发明还提供了一种内存接口写入均衡的控制装置1可包括：控制单元11、生成单元12、获取单元13和确定单元14；

控制单元11，用于将采样信号以预设延时步进发送至内存装置；

在本实施例中，内存装置可以是动态随机存取存储器，也可以是双倍速率同步动态随机存储器。

本实施例的采样信号为数据采样时钟(dqs)到达内存装置的信号。

所述控制单元11用于从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。

在本实施例中，第二预设长度大于采样信号的周期长度clk，例如：第二预设长度可以是1.5个clk周期，或2个clk周期。

具体地，以预设延时步进为1/64clk周期长度，第二预设长度为2个clk周期，逐步增加采样信号的延时步进，共计采集数据128轮，以实现覆盖2个clk周期的采样信号。理论上对应标准波形的分析，覆盖1.5个clk周期即可采集到一个高电平脉冲，考虑到采样信号可能出现抖动的情况，因此适当的延伸长度，将第二预设长度设置为2个clk周期，以便于后续对采样信号的分析。

生成单元12，用于根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；

在本实施例中，第一预设长度可以是2个clk周期。

参考图4进一步地，所述生成单元12可包括：采样模块121、处理模块122和组合模块123；

采样模块121，用于对每一延时步进对应的采样信号进行n次采样，获取每一次采样的电平值；其中，n为奇数(例如：n＝3,5,7,9等)；

处理模块122，用于在n次采样中，将相同电平值的采样次数累加，将大于(n-1)/2的累加采样次数对应的电平值作为有效电平；

组合模块123，用于依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。

具体的，以n＝9为例，对每一延时步进分别进行9次采样，并记录每一次采样的电平值，若9次采样中0(低电平)的个数大于(9-1)/2＝4，则相应的延时步进对应的有效电平值为0；若9次采样中1(高电平)的个数大于4，则相应的延时步进对应的有效电平值为1。将每一个延时步进对应的有效电平根据延时步进的顺序进行组合，从而获取2个clk周期长度的采样信息。

在本实施例中，通过对每一延时步进进行多次采样，提取概率大的电平值作为有效电平，以避免因波形质量不好时影响采样信号的准确性。

获取单元13，用于获取所述采样信息中有效电平之和最大的区域位置；

所述获取单元13用于在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。

其中，第三预设长度为0.5个clk周期长度。

在本实施例中，考虑到写入均衡的目的是为了将数据采样时钟的上升沿与系统总线时钟的上升沿对齐，相当于在采样信息中有效电平1的个数越多，数据采样时钟的上升沿与系统总线时钟上升沿对齐的概率越大。因此，从采样信息的起始有效电平开始顺次遍历0.5个clk周期，逐个遍历，提取第一个有效电平之和最大的区域位置(0.5个clk周期长度)，通过统计的方式获取有效电平之和最大的位置，从而提取亚稳态对采样信号的干扰。

确定单元14，用于根据所述区域位置确定所述采样信号的写入均衡延时步进。

所述确定单元14用于根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值；所述区域位置为起始点为有效电平为1的区域位置。

在本实施例中，所述区域位置为起始点也可以是有效电平为0的区域位置。

本实施例中，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。

本发明可以同时自适应不同pcb设计风格，适配不同走线造成的数据采样时钟和总线时钟造成的延时差异，也能很好的抗走线信号失真，很好的简化了pcb走线设计压力，且能最大化的满足jedec定义的写入均衡指标参数，使ddr系统的相关前级性能和稳定性可靠性都得到稳定保障。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。