同步信号的复位方法、装置、设备及计算机可读存储介质与流程

1.本技术涉及信号处理技术领域，具体而言，本技术涉及一种同步信号的复位方法、装置、设备及计算机可读存储介质。


背景技术：

2.对多信号通道的大规模信息展示，通常需要将多路通道的各条信号流中对应信号同步存储。在同步展示的过程中，会因为受到其他信号干扰或因设备热插拔等等原因导致同步信号部分或全部中断，这会破坏同步信号的同步展示性，因此在同步信号的中断解除后，需要将各条信号流中对应的同步信号进行复位，以实现各条信号流中对应的同步信号恢复正常的同步存储。
3.现有的复位方式是复位信号发生即生效，但是复位信号的发生时刻是随机的，即复位时刻是随机的，因此存在复位时易错帧的缺陷，影响最终信息的展示质量。


技术实现要素：

4.本技术提供了一种同步信号的复位方法、装置、设备及计算机可读存储介质，用于解决现有技术的复位时易错帧的技术问题。
5.第一方面，提供了一种同步信号的复位方法，包括：
6.获取至少两路同步信号；
7.获取复位信号；
8.确定复位信号与至少两路同步信号的时序关系，
9.当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储；
10.当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储。
11.第二方面，提供了一种同步信号的复位装置，其特征在于，包括：
12.信号接收模块，用于获取至少两路同步信号；获取复位信号；
13.信号处理模块，用于确定复位信号与至少两路同步信号的时序关系；当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储；当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储。
14.第三方面，提供了一种同步信号的复位设备，该设备包括：控制器和存储器；
15.控制器与存储器通信连接；
16.控制器用于获取至少两路同步信号；获取复位信号；确定复位信号与至少两路同步信号的时序关系，当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与
最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储至存储器；当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储至存储器。
17.第四方面，提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现如第一个方面提供的同步信号的复位方法。
18.本技术提供的技术方案带来的有益效果包括：根据确定得到的复位信号与多路同步信号的时序关系，对原始生效时刻处于多同步信号中最先同步信号与最后同步信号之间的复位信号进行冻结控制，在最后同步信号的下降沿之后释放该复位信号，使复位信号的实际生效时刻位于多路同步信号之后，可以保证各路同步信号全部得到复位，有利于多路同步信号存入缓存，并从缓存中同步读出，完全恢复了各路同步信号的同步，不易错帧，优化了最终信息的展示质量。
附图说明
19.为了更清楚地说明本技术实施例中的技术方案，下面将对本技术实施例描述中所需要使用的附图作简单地介绍。
20.图1为本技术一个实施例提供的一种同步信号的复位方法的流程示意图；
21.图2为本技术另一实施例提供的一种同步信号的复位方法的流程示意图；
22.图3为步骤s201中获取至少两路同步信号的流程示意图；
23.图4为步骤s203中确定复位信号与至少两路同步信号的时序关系的信号时序示意图；
24.图5为步骤s204中当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号的信号时序示意图；
25.图6为步骤s201中获取至少两路同步信号的信号时序示意图；
26.图7为本技术一个实施例提供的一种同步信号的复位装置的结构示意图；
27.图8为本技术一个实施例提供的一种同步信号的复位设备的结构示意图。
28.图中：
29.100-同步信号的复位装置；
30.110-信号接收模块；120-信号处理模块；
31.200-同步信号的复位设备；
32.210-处理器；220-存储器；
33.211-wdma模块；212-axi模块；213-mig模块；214：rdma模块。
具体实施方式
34.下面详细描述本技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。
35.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一
个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
36.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作可选地详细描述。
37.本技术的发明人进行研究发现，在对多信号通道的大规模同步展示的过程中，会因为受到其他信号干扰或因设备热插拔等等原因导致同步信号部分或全部中断，这会破坏同步信号的同步展示性，因此在同步信号的中断解除后，需要将各条信号流中对应的同步信号进行复位，以实现各条信号流中对应的同步信号恢复正常的同步存储。
38.现有的复位方式是复位信号发生即生效，但是复位信号的发生时刻是随机的，即复位时刻是随机的，当复位信号发生在各路同步信号之间时，会出现各路同步信号中的部分同步信号被激活同步，而各路同步信号中的另一部分同步信号未被激活复位，这就产生了错帧，影响最终信息的展示质量。
39.本技术提供的同步信号的复位方法、装置、设备和计算机可读存储介质，旨在解决现有技术的如上技术问题。
40.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本技术的实施例进行描述。
41.本技术一个实施例提供了一种同步信号的复位方法，该方法的流程示意图如图1所示，该方法包括步骤s101-s105：
42.s101：获取至少两路同步信号，之后执行步骤s103。
43.s102：获取复位信号。
44.s103：确定复位信号与至少两路同步信号的时序关系，之后执行步骤s104或s105。
45.s104：当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储。
46.s105：当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储。
47.在本实施例中，根据确定得到的复位信号与多路同步信号的时序关系，对原始生效时刻处于多同步信号中最先同步信号与最后同步信号之间的复位信号进行冻结控制，在最后同步信号的下降沿之后释放该复位信号，使复位信号的实际生效时刻位于多路同步信号之后，可以保证各路同步信号全部得到复位，有利于多路同步信号存入缓存，并从缓存中同步读出，完全恢复了各路同步信号的同步，不易错帧，优化了最终信息的展示质量。
48.本技术另一个实施例提供了一种同步信号的复位方法，该方法的流程示意图如图2所示，该方法包括步骤s201-s207：
49.s201：获取至少两路同步信号。
50.可选地，同步信号包括图像信号和音频信号中的至少一种。
51.s202：获取复位信号。
52.上述步骤s201与s202的先后顺序不做严格限定，可以先执行步骤s201以获取至少两路同步信号，再执行步骤s202以获取复位信号；也可以先执行步骤s202以获取复位信号，再执行步骤s201以获取至少两路同步信号；还可以执行步骤s201的同时执行步骤s202，即同时获取至少两路同步信号和复位信号。
53.其中，步骤s201中获取至少两路同步信号的方法将在后续详细介绍，此处不赘述。
54.s203：确定复位信号与至少两路同步信号的时序关系，之后执行步骤s204或s205。
55.经过上述步骤s203，可以得到复位信号与各路同步信号的时序关系，以便于后续步骤根据该时序关系执行相应的同步复位操作。
56.在一些可能的实施方式中，上述步骤s203中确定复位信号与至少两路同步信号的时序关系的方法，可包括：将复位信号的原始生效时刻分别与至少两路同步信号的上升沿和下降沿进行比较，若复位信号的原始生效时刻处于至少两路同步信号中最先同步信号的下降沿与最后同步信号的上升沿之间，则确定复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号的发生时段之间。
57.在一个示例中，为便于理解，以确定复位信号与两路vsync(垂直同步)信号流中的两路同步信号的时序关系为例，如图4所示。
58.在图4中，vsync_1表示第一路信号流，vsync_1上的0帧、1帧和2帧表示第一路信号流中按时序输入的信号；vsync_2表示第二路信号流，vsync_2上的0帧、1帧和2帧表示第二路信号流中按时序输入的信号。
59.其中，vsync_1上的0帧与vsync_2上的0帧互为同步信号，vsync_1上的1帧与vsync_2上的1帧互为同步信号，vsync_1上的2帧与vsync_2上的2帧互为同步信号；posedge_1.0表示vsync_1上的0帧的上升沿；negedge_2.0表示vsync_2上的0帧的下降沿。
60.rst_1为用于将vsync_1上的0帧与vsync_2上的0帧同步复位的复位信号，图4中与rst_1对应的虚线表示rst_1的原始生效时刻。
61.具体地，通过将rst_1的原始生效时刻与vsync_1上0帧的posedge_1.0的时刻、及vsync_2上0帧的negedge_2.0的时刻进行比较，即可确定rst_1与vsync_1上0帧及vsync_2上0帧之间的时序关系。若vsync_1上0帧的时序先于rst_1，且vsync_2上0帧的时序后于rst_1，则可以确定rst_1的原始生效时刻处于vsync_1上0帧和vsync_2上0帧之间。
62.可以理解的是，当信息流多于两路，例如信息流具有三路、四路或更多时，同步信号也对应的具有三路、四路或更多，此时只需将rst_1的原始生效时刻与各路同步信号中最先同步信号的上升沿的时刻、及最后同步信号的下降沿的时刻进行比较，即可确定rst_1与各同步信号的时序关系。
63.s204：当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储。
64.在一些可能的实施方式中，上述步骤s204中在最后同步信号的下降沿之后释放复位信号的方法，可包括：自最后同步信号的下降沿起，经过指定间隔时间后释放复位信号。这样可以进一步确保复位信号的实际生效时刻位于多路同步信号之后，提高多路信号的复
位程度，优化最终信息的展示质量。
65.可选地，指定间隔时间不小于第三间隔时间与第四间隔时间之间差值的三分之一，且指定间隔时间不大于第三间隔时间与第四间隔时间之间差值的三分之二。第三间隔时间为至少两路同步信号的任一路同步信号所在信号流中相邻两信号之间的间隔时间。第四间隔时间为至少两路同步信号中最先同步信号的下降沿与最后同步信号的下降沿之间的间隔时间。
66.可选地，指定间隔时间为第三间隔时间与第四间隔时间之间差值的一半，此时的错帧概率更低。
67.在一个示例中，为便于理解，以复位信号对两路vsync(垂直同步)信号流中的同步信号进行同步复位为例，如图5所示。
68.在图5中，vsync_1表示第一路信号流，vsync_1上的0帧、1帧和2帧表示第一路信号流中按时序输入的信号；vsync_2表示第二路信号流，vsync_2上的0帧、1帧和2帧表示第二路信号流中按时序输入的信号；其中，vsync_1上的0帧与vsync_2上的0帧互为同步信号，vsync_1上的1帧与vsync_2上的1帧互为同步信号，vsync_1上的2帧与vsync_2上的2帧互为同步信号；
69.negedge_1.0表示vsync_1上的0帧的下降沿；negedge_2.0表示vsync_2上的0帧的下降沿；negedge_1.1表示vsync_1上的1帧的下降沿。t3表示negedge_1.0与negedge_1.1之间的间隔时间，即第三间隔时间；t4表示negedge_1.0与negedge_2.0之间的间隔时间，即第四间隔时间。
70.rst_1为被冻结的用于将vsync_1上的0帧与vsync_2上的0帧同步复位的复位信号，图5中与rst_1对应的虚线表示rst_1的原始生效时刻。rst_1’为被释放的用于将vsync_1上的0帧与vsync_2上的0帧同步复位的复位信号，图5中与rst_1’对应的虚线表示rst_1的实际生效时刻。
71.具体地，rst_1为被冻结后，检测vsync_2上0帧的negedge_2.0，从检测到negedge_2.0的时刻起，向后延迟(t3-t4)/2的间隔时间，释放rst_1’，使vsync_1上的0帧与vsync_2上的0帧同步存储，得到至少两路同步信号。
72.可以理解的是，当信息流多于两路，例如信息流具有三路、四路或更多时，同步信号也对应的具有三路、四路或更多，此时t3仍然取值negedge_1.0与negedge_1.1之间的间隔时间；t4取值negedge_1.0与negedge_n.0(negedge_n.0表示多路信息流中，时序最后的0帧的下降沿)之间的间隔时间。从检测到negedge_n.0的时刻起，向后延迟(t3-t4)/2的间隔时间，释放rst_1’，使多路信息流中的各0帧同步存储，得到多路同步信号。
73.s205：当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储。
74.s206：读取同步存储的至少两路同步信号。
75.s207：根据读取的至少两路同步信息，对与至少两路同步信息对应的至少两路数据信息进行展示。
76.在本步骤s207中，若同步信号为图像信号，则可展示出同步而成的完整影像，例如动画、无声视频；若同步信号为音频信号，则可展示出同步而成的完整音像，例如和声；若同步信号既有图像信号又有音频信号，则可展示出同步而成的完整多媒体，例如有声视频。
77.上述步骤s201中，获取至少两路同步信号的方法的流程示意图如图3所示，包括步骤s2011-s2014：
78.s2011：按时序接收至少两路信号流中的若干信号；至少两路信号流中任意两路信号流的若干信号包括：按时序依次排列的一路信号流中的第一信号、另一路信号流中的第二信号、以及一路信号流中的第三信号。
79.s2012：确认获取每两路信号流的若干同步信号的第一间隔时间和第二间隔时间；第一间隔时间为第一信号的下降沿与第二信号的下降沿之间的间隔时间；第二间隔时间为第二信号的下降沿与第三信号的下降沿之间的间隔时间，之后执行步骤s2013或s2014。
80.s2013：若第一间隔时间小于第二间隔时间，则确定第一信号与第二信号互为同步信号。
81.s2014：若第一间隔时间大于第二间隔时间，则确定第二信号与第三信号互为同步信号。
82.在一个示例中，为便于理解，以在两路vsync(垂直同步)信号流中获取两路同步信号为例，如图6所示。
83.在图6中，vsync_1表示第一路信号流，vsync_1上的s1和s3表示第一路信号流中按时序输入的第一信号和第三信号；vsync_2表示第二路信号流，vsync_2上的s2表示第二路信号流中按时序输入的第二信号。
84.negedge_s1表示vsync_1上的s1的下降沿；negedge_s2表示vsync_2上的s2的下降沿；negedge_s3表示vsync_1上的s3的下降沿。t1表示negedge_s1与negedge_s2之间的间隔时间，即第一间隔时间；t2表示negedge_s2与negedge_s3之间的间隔时间，即第二间隔时间。
85.具体地，若t1＜t2，则可以判断s2的时序更靠近s1，从而可以确定vsync_1上的s1与vsync_2上的s2互为同步信号。若t1＞t2，则可以判断s2的时序更靠近s3，从而可以确定vsync_1上的s3与vsync_2上的s2互为同步信号，并结合s2的时序在s3的时序之前，因此可以进一步确定vsync_2的整体时序在vsync_1之前。
86.可以理解的是，当信息流多于两路，例如信息流具有三路、四路或更多时，同步信号也对应的具有三路、四路或更多，此时逐个确定每两路信号流中的同步信号，通过每两路信号已确定的互为同步信号的关系，可将各路信号流中的各互为同步信号的信号关联起来，得到各路信号流中的同步信号。
87.基于同一发明构思，本技术一个实施例提供了一种同步信号的复位装置100，该装置的结构示意图如图7所示，该同步信号的复位装置100可以包括：信号接收模块110和信号处理模块120。
88.信号接收模块110，用于获取至少两路同步信号；获取复位信号。
89.信号处理模块120，用于确定复位信号与至少两路同步信号的时序关系，当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储；当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储。
90.在一些可能的实施方式中，信号接收模块110用于获取至少两路同步信号时，按时
序接收至少两路信号流中的若干信号；至少两路信号流中任意两路信号流的若干信号包括：按时序依次排列的一路信号流中的第一信号、另一路信号流中的第二信号、以及一路信号流中的第三信号。
91.信号处理模块120还用于确认获取每两路信号流的若干同步信号的第一间隔时间和第二间隔时间；第一间隔时间为第一信号的下降沿与第二信号的下降沿之间的间隔时间；第二间隔时间为第二信号的下降沿与第三信号的下降沿之间的间隔时间；若第一间隔时间小于第二间隔时间，则确定第一信号与第二信号互为同步信号；若第一间隔时间大于第二间隔时间，则确定第二信号与第三信号互为同步信号。
92.在一些可能的实施方式中，信号处理模块120用于确定复位信号与至少两路同步信号的时序关系时，将复位信号的原始生效时刻分别与至少两路同步信号的上升沿和下降沿进行比较，若复位信号的原始生效时刻处于至少两路同步信号中最先同步信号的下降沿与最后同步信号的上升沿之间，则确定复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号的发生时段之间。
93.在一些可能的实施方式中，信号处理模块120用于执行在最后同步信号的下降沿之后释放复位信号时，自在至少两路同步信号中的最后同步信号的下降沿起，经过指定间隔时间后释放复位信号。
94.可选地，指定间隔时间不小于第三间隔时间与第四间隔时间之间差值的三分之一，且指定间隔时间不大于第三间隔时间与第四间隔时间之间差值的三分之二；第三间隔时间为至少两路同步信号的任一路同步信号所在信号流中相邻两信号之间的间隔时间；第四间隔时间为至少两路同步信号中最先同步信号的下降沿与最后同步信号的下降沿之间的间隔时间。
95.可选地，指定间隔时间为第三间隔时间与第四间隔时间之间差值的一半，此时的错帧概率更低。
96.在一些可能的实施方式中，信号处理模块120还用于根据复位信号将至少两路同步信号同步存储之后，读取同步存储的至少两路同步信号；根据读取的至少两路同步信息，对与至少两路同步信息对应的至少两路数据信息进行展示。
97.以上各实施例提供的同步信号的复位装置100可执行本技术前述任一实施例提供的同步信号的复位方法，其实现原理相类似，此处不再赘述。
98.基于同一发明构思，本技术的一个实施例中提供了一种同步信号的复位设备200，如图8所示，该同步信号的复位设备200包括：控制器210和存储器220。
99.控制器210与存储器220通信连接，例如采用总线连接。
100.控制器210用于获取至少两路同步信号；获取复位信号，确定复位信号与至少两路同步信号的时序关系，当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储至存储器220；当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号控制存储器220将至少两路同步信号同步存储至存储器220。
101.同步信号的复位设备200还可以包括收发器。需要说明的是，实际应用中收发器不限于一个，该同步信号的复位设备200的结构并不构成对本技术实施例的限定。
102.控制器210可以是cpu(central processing unit，中央处理器)，通用处理器，dsp(digital signal processor，数据信号处理器)，asic(application specific integrated circuit，专用集成电路)，fpga(field programmable gate array，现场可编程门阵列)，plc(programmable logic controller，可编程逻辑控制器)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本技术公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器210也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，dsp和微处理器的组合等。
103.总线可包括一通路，在上述组件之间传送信息。总线可以是pci(peripheral component interconnect，外设部件互连标准)总线或eisa(extended industry standard architecture，扩展工业标准结构)总线等。总线可以分为地址总线、数据总线、控制总线等。
104.存储器220可以是rom(read only memory，只读存储器)或可存储静态信息和指令的其他类型的静态存储设备，ram(random access memory，随机存取存储器)或者可存储信息和指令的其他类型的动态存储设备，也可以是eeprom(electrically erasable programmable read only memory，电可擦可编程只读存储器)、cd-rom(compact disc readonly memory，只读光盘)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。
105.本技术领域技术人员可以理解，本技术实施例提供的数据设备可以为所需的目的而专门设计和制造，或者也可以包括通用计算机中的已知设备。这些设备具有存储在其内的计算机程序，这些计算机程序选择性地激活或重构。这样的计算机程序可以被存储在设备(例如，计算机)可读介质中或者存储在适于存储电子指令并分别耦联到总线的任何类型的介质中。
106.在一些可能的实施方式中，控制器210用于获取至少两路同步信号时，按时序接收至少两路信号流中的若干信号；至少两路信号流中任意两路信号流的若干信号包括：按时序依次排列的一路信号流中的第一信号、另一路信号流中的第二信号、以及一路信号流中的第三信号。
107.控制器210还用于确认获取每两路信号流的若干同步信号的第一间隔时间和第二间隔时间；第一间隔时间为第一信号的下降沿与第二信号的下降沿之间的间隔时间；第二间隔时间为第二信号的下降沿与第三信号的下降沿之间的间隔时间；若第一间隔时间小于第二间隔时间，则确定第一信号与第二信号互为同步信号；若第一间隔时间大于第二间隔时间，则确定第二信号与第三信号互为同步信号。
108.在一些可能的实施方式中，控制器210用于确定复位信号与至少两路同步信号的时序关系时，将复位信号的原始生效时刻分别与至少两路同步信号的上升沿和下降沿进行比较，若复位信号的原始生效时刻处于至少两路同步信号中最先同步信号的下降沿与最后同步信号的上升沿之间，则确定复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号的发生时段之间。
109.在一些可能的实施方式中，控制器210用于执行在最后同步信号的下降沿之后释
放复位信号时，自在至少两路同步信号中的最后同步信号的下降沿起，经过指定间隔时间后释放复位信号。
110.可选地，指定间隔时间不小于第三间隔时间与第四间隔时间之间差值的三分之一，且指定间隔时间不大于第三间隔时间与第四间隔时间之间差值的三分之二；第三间隔时间为至少两路同步信号的任一路同步信号所在信号流中相邻两信号之间的间隔时间；第四间隔时间为至少两路同步信号中最先同步信号的下降沿与最后同步信号的下降沿之间的间隔时间。
111.可选地，指定间隔时间为第三间隔时间与第四间隔时间之间差值的一半，此时的错帧概率更低。
112.在一些可能的实施方式中，控制器210还用于根据复位信号将至少两路同步信号同步存储之后，读取同步存储的至少两路同步信号；根据读取的至少两路同步信息，对与至少两路同步信息对应的至少两路数据信息进行展示。
113.本实施例提供的同步信号的复位设备200可执行本技术前述任一实施例提供的同步信号的复位方法，其实现原理相类似，此处不再赘述。
114.在一些可能的实施方式中，如图8所示，本技术中的同步信号的复位设备200中的控制器210具体可以是fpga芯片211，存储器220具体可以是ddr(是ddr sdram的习惯性叫法，即双倍速率同步动态随机存储器，其中ddr是double data rate，双倍速率)。
115.具体地，fpga芯片包括wdma(存储器直接写入)模块211、axi模块212、mig(ddr读写控制)模块213以及rdma(存储器直接读出)模块214。
116.wdma模块211、mig模块213以及rdma模块214分别与axi模块212通讯连接，mig模块213与ddr通讯连接。
117.fpga芯片的wdma模块211用于接收至少两路同步信号。wdma模块211的主要功能是将标准视频时序信号转换为axi(例如axi4)协议格式的数据流，然后经mig模块213交给ddr进行缓存。
118.fpga芯片的mig模块213用于确定复位信号与至少两路同步信号的时序关系，当复位信号的原始生效时刻处于至少两路同步信号中最先同步信号与最后同步信号之间时，冻结复位信号，在最后同步信号的下降沿之后释放复位信号，根据复位信号将至少两路同步信号同步存储至ddr；当复位信号的原始生效时刻处于至少两路同步信号中最后同步信号的下降沿之后时，根据复位信号将至少两路同步信号同步存储至ddr。
119.其中，复位信号可以由mig模块213产生获得，也可以由wdma模块211接收获得。
120.axi模块212用于在fpga芯片的各模块之间传递至少两路同步信号。axi是advanced microcontroller bus architecture中的一个高性能总线协议，它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持outstanding传输访问和乱序访问，并更加容易进行时序收敛，可以满足超高性能和复杂的片上系统(soc)设计的需求。
121.rdma模块213的主要功能是将axi(例如axi4)协议格式的数据流从ddr缓存中取出，并转换成标准视频时序，再输出给后一级。
122.基于同一发明构思，本技术一个实施例提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现如前述实施例提
供的任一种同步信号的复位方法。
123.本实施例提供的计算机可读存储介质包括但不限于任何类型的盘(包括软盘、硬盘、光盘、cd-rom、和磁光盘)、rom、ram、eprom(erasable programmable read-only memory，可擦写可编程只读存储器)、eeprom、闪存、磁性卡片或光线卡片。也就是，可读介质包括由设备(例如，计算机)以能够读的形式存储或传输信息的任何介质。
124.处理器可以是cpu(central processing unit，中央处理器)，通用处理器，dsp(digital signal processor，数据信号处理器)，asic(application specific integrated circuit，专用集成电路)，fpga(field programmable gate array，现场可编程门阵列)，plc(programmable logic controller，可编程逻辑控制器)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本技术公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，dsp和微处理器的组合等。
125.本技术实施例提供的一种计算机可读存储介质适用于前述任一同步信号的复位方法及该同步信号的复位方法的各种可选的实施方式，在此不再赘述。
126.应用本技术实施例，至少能够实现如下有益效果：
127.1、根据确定得到的复位信号与多路同步信号的时序关系，对原始生效时刻处于多同步信号中最先同步信号与最后同步信号之间的复位信号进行冻结控制，在最后同步信号的下降沿之后释放该复位信号，使复位信号的实际生效时刻位于多路同步信号之后，可以保证各路同步信号全部得到复位，有利于多路同步信号存入缓存，并从缓存中同步读出，完全恢复了各路同步信号的同步，不易错帧，优化了最终信息的展示质量。
128.2、自多路同步信号中的最后同步信号的下降沿起，经过指定间隔时间后释放复位信号，可以进一步确保复位信号的实际生效时刻位于多路同步信号之后，提高多路信号的复位程度，优化最终信息的展示质量。
129.本技术领域技术人员可以理解，本技术中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本技术中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本技术中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
130.术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
131.应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
132.以上所述仅是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人
员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。