一种优化的数字无线通信芯片系统的制作方法

本发明涉及数字无线通信芯片领域，具体是一种优化的数字无线通信芯片系统。

背景技术：

目前已有的数字通信芯片是一种高度集成化和智能化的集成电路，数字通信芯片在现代社会的各种智能家居产品，工业安全产品，航天航空，军事设施，警用设备当中广泛使用的关键性器件，是社会现代化的前提和基础。

在市面上的数字无线通信芯片产品繁多，产家各异，产品差异化很大，但普遍存在应用门槛问题。不管是国外大厂还是国产芯片，在设计时都需要考虑布板走线，以尽量避免串扰及不必要的电磁辐射。

大多数厂商设计芯片时一般是考虑内部结构的优化，而忽略了应用测的一些实际困难。然而，归根揭底，应用设计是根据芯片引脚定义来排版和布线的，并且外围要求很苛刻才能达到设计目的。所以现存这些技术方案的缺点是：设计、优化、封装只考虑芯片内部一侧。虽然芯片性能得到提升，但由于外围一侧的布板布线要求过高，外围器件增多等因素，影响到系统的功能发挥，并造成成本上的增加。

技术实现要素：

为了克服现有数字无线通信芯片应用门槛高、布板走线考究、构建稳定的无线通信系统算法复杂、难度大等缺陷，极大影响到数字无线通信芯片性能的发挥，本发明的目的是提供一种改进的数字无线通信芯片系统，可以克服现有技术的缺陷。

本发明解决其技术问题所采用的技术方案是：

一种优化的数字无线通信芯片系统，包括射频控制器以及与其连接的eeprom、数据缓存fifo、spi接口、io控制器、rssi检测器、iq解调器、lna、混频器、pa、pll、vco和qfn16封装。

所述spi接口是逻辑主spi接口，通过csb，fcsb,sclk,sdio四线连接到射频控制器；所述io控制器包括逻辑输入和输出电路，与芯片封装引脚gpio1,gpio2,gpio3相连；所述rssi检测器与所述射频控制器连接，所述iq解调器通过ipc通道与所述射频控制器相连，所述lna直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述lna和所述vco，所述pa连接天线输出端和vco，所述pll是一片数字锁相环附带环路滤波器，所述qfn16封装包括芯片封装管脚1为rf信号输入p与所述lna相连，芯片封装管脚2为rf信号输入n与所述lna相连，芯片封装管脚3为pa输出与所述pa相连，芯片封装管脚4为模拟vdd，芯片封装管脚5为模拟gnd，芯片封装管脚6为数字gnd，芯片封装管脚7为数字vdd，芯片封装管脚8为gpio3，芯片封装管脚9为spi的时钟，芯片封装管脚10为spi接口的数据输入输出，芯片封装管脚11为spi访问寄存器片选，芯片封装管脚12为spi访问fifo的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为gpio2，芯片封装管脚16为gpio1，芯片封装衬底为模拟gnd，定义为管脚17。

所述的封装引脚1（rfip）、2（rfin）、3(pa)、4(avdd)顺序依次放置在qfn16封装片的左侧。

所述的封装引脚5（agnd）、6（dgnd）、7(dvdd)、8(gpio3)顺序依次放置在qfn16封装片的下侧。

所述的封装引脚9（sclk）、10（sdio）、11(csb)、12(fcsb)顺序依次放置在qfn16封装片的右侧。

所述的封装引脚13（xi）、14（xo）、15(gpio2)、16(gpio1)顺序依次放置在qfn16封装片的上侧。

所述的的封装引脚17（gnd）放置在芯片的底部。

上述方案中，所述射频控制器采用一片fpga，所述eeprom是一片8*128bit的掉电保存和电擦写存储器阵列，所述数据缓存fifo是一片8*64bits的ram。

上述技术方案所述的射频控制器可以是由一片fpga及其连接于外围的晶体振荡器、电容、电阻和内置固件构成。

上述技术方案所述的vco电路可以是由对应连接的三极管、变容二极管、电阻、电感、电容构成。

上述技术方案所述的pll可以是由数字pll模块、电容、电阻构成。

本发明的有益效果：一是通过巧妙的模块放置和按类型和距离精心安排的封装脚位分布，极大简化了芯片应用的布板布线规则，使设计和应用更加智能化、灵活化并有效降低设计门槛；二是在芯片系统封装的内部，采用模组隔离措施，有效提供了射频性能，造价较低；三是芯片系统内置fpgaiq解调器，能克服模拟技术iq解调产生的幅度不平衡、相位不平衡、直流偏移等缺陷，而且fpgaiq解调器稳定性较高。

以下结合附图和实施例对本发明作进一步说明。

附图说明

图1是本发明一种实施例的方框示意图。

图2是本发明另一种实施例的方框示意图。

图3是图1或图2的封装俯视示意图。

图4是图1或图2的封装侧视示意图。

图5是图1或图2的封装仰视示意图。

具体实施方式

参照图1，本数字无线通信芯片系统，包括射频控制器以及与其连接的eeprom、数据缓存fifo、spi接口、io控制器、rssi检测器、iq解调器、lna、混频器、pa、pll、vco、qfn16封装。

所述射频控制器采用一片fpga，所述eeprom是一片8*128bit的掉电保存和电擦写存储器阵列，所述数据缓存fifo是一片8*64bits的ram，所述spi接口是逻辑主spi接口，通过csb，fcsb,sclk,sdio四线连接到射频控制器，csb，fcsb,sclk,sdio四线走线没有特殊工艺处理，连线只是起到连接作用；所述io控制器包括逻辑输入和输出电路，与芯片封装引脚gpio1,gpio2,gpio3相连；所述rssi检测器与所述射频控制器连接，所述iq解调器通过ipc通道与所述射频控制器相连，所述lna直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述lna和所述vco，所述pa连接天线输出端和vco，所述pll是一片数字锁相环附带环路滤波器，所述qfn16封装包括芯片封装管脚1为rf信号输入p与所述lna相连，芯片封装管脚2为rf信号输入n与所述lna相连，芯片封装管脚3为pa输出即与所述pa相连，芯片封装管脚4为模拟vdd，芯片封装管脚5为模拟gnd，芯片封装管脚6为数字gnd，芯片封装管脚7为数字vdd，芯片封装管脚8为gpio3，芯片封装管脚9为spi的时钟，芯片封装管脚10为spi接口的数据输入输出，芯片封装管脚11为spi访问寄存器片选，芯片封装管脚12为spi访问fifo的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为gpio2，芯片封装管脚16为gpio1，芯片封装衬底为模拟gnd，定义为管脚17。

所述的封装引脚1（rfip）、2（rfin）、3(pa)、4(avdd)顺序依次放置在qfn16封装片的左侧。

所述的封装引脚5（agnd）、6（dgnd）、7(dvdd)、8(gpio3)顺序依次放置在qfn16封装片的下侧。

所述的封装引脚9（sclk）、10（sdio）、11(csb)、12(fcsb)顺序依次放置在qfn16封装片的右侧。

所述的封装引脚13（xi）、14（xo）、15(gpio2)、16(gpio1)顺序依次放置在qfn16封装片的上侧。

所述的的封装引脚17（gnd）放置在芯片的底部。

本发明优化的这种内部结构布置严格按照封装引脚功能布局，以尽可能简洁和最短线路提升射频参数，有效减少应用环节布板串扰和布线难度。本发明这个模块结构化紧凑型布置增加晶圆单位密度，可以缩小晶圆面积，有效降低芯片成本。

参照图2，本数字无线通信芯片系统，包括射频控制器以及与其连接的eeprom、数据缓存fifo、spi接口、io控制器、rssi检测器、iq解调器、lna、混频器、pa、pll、vco、qfn16封装。

所述射频控制器采用一片fpga，所述eeprom是一片8*128bit的掉电保存和电擦写存储器阵列，所述数据缓存fifo是一片8*64bits的ram，所述spi接口是逻辑主spi接口，通过csb，fcsb,sclk,sdio四线连接到射频控制器，csb，fcsb,sclk,sdio四线走线没有特殊工艺处理，连线只是起到连接作用；所述io控制器包括逻辑输入和输出电路，所述rssi检测器与所述射频控制器连接，所述iq解调器通过ipc通道与所述射频控制器相连，所述lna直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述lna和所述vco，所述pa连接天线输出端和vco，所述pll是一片数字锁相环附带环路滤波器，所述qfn16封装包括芯片封装管脚1为rf信号输入p与所述lna相连，芯片封装管脚2为rf信号输入n与所述lna相连，所述芯片封装管脚1和管脚2到所述芯片lna模块的连线长度相等；芯片封装管脚3为pa输出即与所述pa相连，芯片封装管脚4为模拟vdd，芯片封装管脚5为模拟gnd，芯片封装管脚6为数字gnd，芯片封装管脚7为数字vdd，芯片封装管脚8为gpio3，芯片封装管脚9为spi的时钟，芯片封装管脚10为spi接口的数据输入输出，芯片封装管脚11为spi访问寄存器片选，芯片封装管脚12为spi访问fifo的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为gpio2，芯片封装管脚16为gpio1，芯片封装衬底为模拟gnd，定义为管脚17。

这种实现方式芯片内部功能模块布局不考虑封装引脚功能，内部功能模块布局以内部最优化为首，以最有利于提高射频参数优先考虑，最后功能模块连线至封装引脚时，所述pa、rf信号p和rf信号n引脚到所述功能模块pa、lna的连接线采用带屏蔽和阻抗功能的特殊工艺连接线，这种连接方式在参数规格和逻辑功能上等效于图1实现方式，但由于采用特殊工艺芯片成本略高于图1实现方式。

参照图3、4、5，所述封装的特征参数如表一。

表一