数据读写方法、装置、计算机设备和存储介质与流程

1.本技术涉及数据存储领域，特别是涉及一种数据读写方法、装置、计算机设备和存储介质。


背景技术：

2.在数据处理中，处理模块经常会对输出处理的中间过程进行内存ddr操作，为保证算法处理的实时性和不同时钟域的数据转换，就需要用到读写缓存。如果一个处理模块需要多次读写内存ddr，就需要为每一个读写操作匹配一个读写缓存以及一个读写通道，并通过读写仲裁实现读写，如图1所示，这样就会导致整个读写缓存的面积较大，同时也会导致ddr的读写仲裁负担较多，降低读写效率。


技术实现要素：

3.基于此，有必要针对上述技术问题，提供一种数据读写方法、装置、计算机设备和存储介质。
4.第一方面，本发明实施例提出一种数据写入方法，所述方法包括：
5.响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据；
6.将所述第二数据基于对应的写通道写入写缓存。
7.本发明通过响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据，将所述第二数据基于对应的写通道写入写缓存，相比于现有技术中，每个写操作指令都对应一个写缓存及一个写通道，降低了写缓存的面积及写通道的数量，降低了写仲裁的负担，从而提高了读写效率。
8.在一实施例中，所述响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据包括：
9.基于所述至少两个写操作指令分别对应的第一数据，确定是否需要进行位拼接操作；
10.若是，则对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据；若否，则将所述至少两个写操作指令分别对应的第一数据按照预设的第一时序规则进行组合得到第二数据。
11.在一实施例中，所述基于所述至少两个写操作指令分别对应的第一数据，确定是否需要进行位拼接操作包括：
12.确定所述第一数据的位宽是否是写缓存每次写入字节数的整数倍，若是，则不需要进行位拼接操作；若否，则需要进行位拼接操作。
13.在一实施例中，所述对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据包括：
14.对所述至少两个写操作指令分别对应的第一数据按照预设的第二时序规则进行
拆分；
15.将拆分后的第一数据按照预设的第三时序规则进行位拼接得到第二数据；
16.其中，所述至少两个写操作指令分别对应的第一数据在m个时钟周期内的数据总量与第二数据在n个时钟周期内的数据总量相等；
17.其中，m、n为不相等的整数。
18.第二方面，本发明实施例提出一种数据读取方法，所述方法包括：
19.响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
20.将所述第二数据按照时序进行拆分得到至少两个第一数据；
21.基于对应的读通道读取所述至少一个读操作指令对应的第一数据。
22.本发明通过响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到，将所述第二数据按照时序进行拆分得到至少两个第一数据，基于对应的读通道读取所述至少一个读操作指令对应的第一数据，相比于现有技术中，每个读操作指令都对应一个读缓存及一个读通道，降低了读缓存的面积及读通道的数量，降低了读仲裁的负担，从而提高了读写效率。
23.在一实施例中，所述将所述第二数据按照时序进行拆分得到至少两个第一数据包括：
24.基于所述第二数据，确定是否需要进行解拼接操作；
25.若是，则对所述第二数据进行解拼接操作得到至少两个第一数据；若否，则基于预设的第一时序规则对所述第二数据进行相应的拆分得到至少两个第一数据。
26.在一实施例中，所述基于所述第二数据，确定是否需要进行解拼接操作包括：
27.确定所述第一数据的位宽是否是读缓存每次读取字节数的整数倍，若是，则不需要进行解拼接操作；若否，则需要进行解拼接操作。
28.在一实施例中，所述对所述第二数据进行解拼接操作包括：
29.基于预设的第三时序规则对所述第二数据进行相应的解拼接；
30.基于预设的第二时序规则对解拼接后的第二数据进行合并；
31.其中，所述第二数据在n个时钟周期内的数据总量与第一数据在m个时钟周期内的数据总量相等。
32.第三方面，本发明实施例提出一种数据写入装置，所述装置包括：
33.时序组合模块，用于响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据；
34.写入模块，用于将所述第二数据基于对应的写通道写入写缓存。
35.第四方面，本发明实施例提出一种数据读取装置，所述装置包括：
36.获取模块，用于响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
37.时序拆分模块，用于将所述第二数据按照时序进行拆分得到至少两个第一数据；
38.读取模块，用于读取所述至少一个读操作指令对应的第一数据
39.第五方面，本发明实施例提出一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
40.响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据；
41.将所述第二数据基于对应的写通道写入写缓存；或
42.响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
43.将所述第二数据按照时序进行拆分得到至少两个第一数据；
44.基于对应的读通道读取所述至少一个读操作指令对应的第一数据。
45.第六方面，本发明实施例提出一种计算机可读存储介质，其上存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
46.响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据；
47.将所述第二数据基于对应的写通道写入写缓存；或
48.响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
49.将所述第二数据按照时序进行拆分得到至少两个第一数据；
50.基于对应的读通道读取所述至少一个读操作指令对应的第一数据。
附图说明
51.图1为现有技术中读写操作的流程示意图；
52.图2为一个实施例中数据读写方法的应用环境图；
53.图3为一个实施例中数据写入方法的流程示意图；
54.图4为一个实施例中确定是否需要位拼接方法的流程示意图；
55.图5为一个实施例中位拼接方法的流程示意图；
56.图6为一个示例实施例中时序组合的示意图；
57.图7为另一个示例实施例中时序组合的示意图；
58.图8为一个实施例中数据读取方法的流程示意图；
59.图9为一个实施例中确定是否需要解拼接方法的流程示意图；
60.图10为一个实施例中解拼接方法的流程示意图；
61.图11为一个实施例中数据写入装置的结构示意图；
62.图12为一个实施例中数据读取装置的结构示意图；
63.图13为一个实施例中计算机设备的内部结构图。
具体实施方式
64.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对
本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
65.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
66.本技术实施例所提供的方法实施例可以在移动终端、计算机终端或者类似的运算装置中执行。以运行在移动终端上为例，图2是本发明实施例的一种数据写入方法的移动终端的硬件结构框图。如图2所示，移动终端可以包括一个或多个(图2中仅示出一个)处理器102(处理器102可以包括但不限于微处理器mcu或可编程逻辑器件fpga等的处理装置)和用于存储数据的存储器104，可选地，上述移动终端还可以包括用于通信功能的传输设备106以及输入输出设备108。本领域普通技术人员可以理解，图2所示的结构仅为示意，其并不对上述移动终端的结构造成限定。例如，移动终端还可包括比图2中所示更多或者更少的组件，或者具有与图1所示不同的配置。
67.存储器104可用于存储计算机程序，例如，应用软件的软件程序以及模块，如本发明实施例中的数据写入方法对应的计算机程序，处理器102通过运行存储在存储器104内的计算机程序，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至移动终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
68.传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括移动终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(network interface controller，简称为nic)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(radio frequency，简称为rf)模块，其用于通过无线方式与互联网进行通讯。
69.在一实施例中，如图3所示，提供了一种数据写入方法，以该方法应用于图2中的终端为例进行说明，包括以下步骤：
70.s202：响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据。
71.s204：将所述第二数据基于对应的写通道写入写缓存。
72.在本实施例中，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据后，只需要一条写通道以及一个写缓存就可以执行至少两个写操作指令，从而实现将第二数据基于对应的写通道写入写缓存。相比于现有技术中，每个写操作指令都对应一个写缓存及一个写通道，降低了写缓存的面积及写通道的数量，降低了写仲裁的负担，从而提高了读写效率。
73.在第一数据按照时序组合之前还需要确认第一数据中的有效数据，确认有效数据是为保证数据处理的实时性，在单位时间内最少需要达到的写入或读出的数据量，以bit/s(比特/秒)为度量。例如写入的有效分辨率是w*h(宽*高)，帧率是f，数据位宽是l，通道数是n，则单位时间内写入的有效数据量是：t＝w*h*f*l*n。
74.在一实施例中，如图4所示，响应于至少两个写操作指令，将至少两个写操作指令
分别对应的第一数据按照时序进行组合得到第二数据的方法，包括以下步骤：
75.s302：基于所述至少两个写操作指令分别对应的第一数据，确定是否需要进行位拼接操作；
76.s304：若是，则对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据；若否，则将所述至少两个写操作指令分别对应的第一数据按照预设的第一时序规则进行组合得到第二数据。
77.考虑到写缓存是按照字节存储(byte，8bit)，所以最小以8bit为1个单位。如果第一数据的位宽是写缓存每次写入字节数的整数倍，也就是8的整数倍，则不需要进行位拼接操作；如果第一数据的位宽不是写缓存每次写入字节数的整数倍，也就是不是8的整数倍，则需要进行位拼接操作。
78.例如，第一数据的位宽l＝10bit，如果不进行位拼接操作，则需要至少16bit位宽的写缓存进行第一数据的写入，而多余的6bit则是空余造成了空间的浪费。在本实施例中，将多个10bit进行位拼接操作得到多个8bit整数倍的第二数据，也就是将4个10bit进行位拼接操作得到5个8bit，不会造成位宽的浪费，从而降低缓存。
79.又例如，第一数据的位宽是8bit，是写缓存写入字节的整数倍，则不需要进行位拼接操作，只需要按照预设的第一时序规则进行组合得到第二数据，依次写入写缓存。其中，预设的第一时序规则是根据写操作指令的数量以及时序设定，写操作指令的数量为3个，按照时序依次为a、b、c，则将a、b、c中的第一个有效数据按照时序依次排列，并以此类推进行组合得到第二数据。
80.在一实施例中，如图5所示，对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据的方法，包括以下步骤：
81.s402：对所述至少两个写操作指令分别对应的第一数据按照预设的第二时序规则进行拆分；
82.s404：将拆分后的第一数据按照预设的第三时序规则进行位拼接得到第二数据。
83.其中，所述至少两个写操作指令分别对应的第一数据在m个时钟周期内的数据总量与第二数据在n个时钟周期内的数据总量相等；其中，m、n为不相等的整数。
84.在本实施例中，预设的第二时序规则可以根据实际需要进行设定，只需要满足至少两个写操作指令分别对应的第一数据在m个时钟周期内的数据总量与第二数据在n个时钟周期内的数据总量相等的条件。预设的第三时序规则与预设的第二时序规则相对应。
85.在本实施例中，至少两个写操作指令分别对应的第一数据在m个时钟周期内的数据总量与第二数据在n个时钟周期内的数据总量相等，也就是通过调整写缓存的工作频率，使得写缓存在最小工作频率下保证写缓存在单个时钟周期内总的数据吞吐量等于处理模块在单个时钟周期下的吞吐量。
86.假设一个处理模块p，运行在时钟频率c下，其中读通道有m路，写通道有n路，每一路的数据位宽均为l，存储的有效分辨率是w*h(宽*高)，则处理模块的单位时钟即一个时钟周期的数据的吞吐量为(m+n)*l，如果采用现有方案每一路的缓存模块也运行在时钟频率c下，写缓存的位宽为b，b为大于l的最近邻8的倍数(例如l＝10，则大于10的最近邻8的倍数是16，b＝16)，为保证实时性则需要保证写缓存在单个时钟周期内总的数据吞吐量大于等于处理模块在单个时钟周期下的吞吐量，即为(m+n)*b；写缓存的深度一般为一行的深度即
有效分辨率宽w(缓存深度一般根据系统进行最优选择，没有严格限制，但必须保证写缓存不能被写满也不能被读空)，总共需要的缓存大小为(m+n)*w*b。
87.本实施例中的方法是通过时序组合降低写缓存，在进行时序组合时同样需要遵循缓存在单个时钟周期内总的有效数据吞吐量大于等于模块在单个时钟周期下有效的吞吐量，其中吞吐量相等是0代价最低的一种方案，本实施例中按照相等进行设计。通过时序的组合只保留一个写通道，按照读吞吐量和写吞吐量分别相等原则，则归一化到单个时钟周期下读的计算恒等式m*l＝1*b(处理模块在单个时钟周期下的有效吞吐量)＝(时序组合后只保留一个通道，单个时钟周期下位宽是b的缓存有效吞吐量)；可以得到b＝m*l；但是b是8的整数倍，m*l并不一定能满足，为保证满足上述等式，需要改变缓存模块的运行时钟频率。改写后为b*f
br
＝m*l*f
c
；其中f
br
代表读缓存的工作频率，f
c
代表处理模块p的工作频率；则f
br
＝(m*l/b)*f
c
,使用周期表示：其中t
br
为f
br
的倒数，即读缓存的时钟周期，tc为fc的倒数，即处理模块工作的时钟周期，由于m*l/b不一定能为整数，则需要在用位拼接操作时需要使用多个时钟周期，设c是m*l和b的最大公约数，m，l，c，x均为正整数，y，b，c也均为正整数。代入得到：
88.从上述等式可以看出在处理模块使用y个时钟周期的总数据，在写缓存使用x个时钟周期读完。本实施例采用的方法总共需要的缓存大小为(m+n)*w*l，小于现有方案所需要的缓存大小(m+n)*w*b。
89.在一示例实施例中，如图6所示，写操作指令分别对应的第一数据都是每3个时钟周期有一个有效数据，假设有效数据位宽l＝16bit是byte(8bit)的整数倍，写缓存的位宽b＝16bit则不需要进行位拼接操作。处理模块在单个时钟周期下的有效数据吞吐量为m*l/3＝3(通道数)*16(位宽)/3(每3个时钟周期只有一个有效数据)＝16bit。m*l/3*b＝1，可以得到写缓存的时钟周期和处理模块时钟周期相等，即f
b
＝f
c
，即处理模块在一个时钟周期下的有效数据只有16bit，通过组合时序，按照预设的第一时序规则重排时序，使每个时钟周期下有16bit有效数据，每一个时钟周期对应一个通道的数据，缓存深度不变，则节约了2/3的写通道及缓存面积。
90.在另一示例实施例中，如图7所示，n(n＝4)个写操作指令对应的第一数据的位宽l＝10bit，工作时钟频率f
c
；周期是tc；写缓存的写位宽b＝64bit，根据上述的计算公式m*l＝n*l＝40，b＝64；则40和64的最大公约数c＝8；＝n*l＝40，b＝64；则40和64的最大公约数c＝8；设缓存的周期是tb，工作频率为fb，则根据x*t
b
＝y*t
c
→
5*t
b
＝8*t
c
；得到处理模块的8个时钟周期的数据量8*m*l＝320bit，在写缓存中使用5个时钟周期处理完成5*64＝320bit。缓存的工作频率fb＝fc*5/8＝0.625fc。
91.将处理模块内的8个时钟的320bit第一数据作为一个完成单位，然后进行位拼接操作得到第二数据，320bit按照每64bit为一个单位分配到相应的5个时钟周期中，只需要
一个写通道及一个写缓存，从而达到节省3个通道及3个缓存的目的。
92.在一实施例中，如图8所示，提供了一种数据读取方法，以该方法应用于图2中的终端为例进行说明，包括以下步骤：
93.s502：响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
94.s504：将所述第二数据按照时序进行拆分得到至少两个第一数据；
95.s506：基于对应的读通道读取所述至少一个读操作指令对应的第一数据。
96.本实施例中，第二数据是基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到，且从写缓存输出到内存，并从内存输出到读缓存。
97.本实施例中，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据，只需要一条读通道以及一个读缓存就可以读取数据。相比于现有技术中，每个读操作指令都对应一个读缓存及一个读通道，降低了读缓存的面积及读通道的数量，降低了读仲裁的负担，从而提高了读写效率。
98.在一实施例中，如图9所示，将所述第二数据按照时序进行拆分得到至少两个第一数据的方法，包括以下步骤：
99.s602：基于所述第二数据，确定是否需要进行解拼接操作；
100.s604：若是，则对所述第二数据进行解拼接操作得到至少两个第一数据；若否，则基于预设的第一时序规则对所述第二数据进行相应的拆分得到至少两个第一数据。
101.可以理解的是，若第二数据是通过位拼接操作得到，则需要进行对应的解拼接操作，若第二数据不是通过位拼接操作得到，则不需要进行解拼接操作。也就是，确定所述第一数据的位宽是否是读缓存每次读取字节数的整数倍，若是，则不需要进行解拼接操作；若否，则需要进行解拼接操作。
102.在一实施例中，如图10所示，对所述第二数据进行解拼接操作的方法，包括以下步骤：
103.s702：基于预设的第三时序规则对所述第二数据进行相应的解拼接；
104.s704：基于预设的第二时序规则对解拼接后的第二数据进行合并；
105.其中，所述第二数据在n个时钟周期内的数据总量与第一数据在m个时钟周期内的数据总量相等。
106.可以理解的是，解拼接是位拼接的反向操作，同时对解拼接后的第二数据进行合并也是将第二数据按照时序进行拆分的反向操作，因此基于预设的第三时序规则对所述第二数据进行相应的解拼接，基于预设的第二时序规则对解拼接后的第二数据进行合并。
107.可以理解的是，在位拼接中所满足的要求，在解拼接中也需要对应满足，即第二数据在n个时钟周期内的数据总量与第一数据在m个时钟周期内的数据总量相等，也就是通过调整读缓存的工作频率，使得读缓存在最小工作频率下保证读缓存在单个时钟周期内总的数据吞吐量等于处理模块在单个时钟周期下的吞吐量。
108.应该理解的是，虽然图1
‑
10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1
‑
10中的至少
一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
109.在一实施例中，如图11所示，本发明提供了一种数据写入装置，所述装置包括：
110.时序组合模块802，用于响应于至少两个写操作指令，将至少两个写操作指令分别对应的第一数据按照时序进行组合得到第二数据；
111.写入模块804，用于将所述第二数据基于对应的写通道写入写缓存。
112.在一实施例中，时序组合模块具体用于：
113.基于所述至少两个写操作指令分别对应的第一数据，确定是否需要进行位拼接操作；
114.若是，则对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据；若否，则将所述至少两个写操作指令分别对应的第一数据按照预设的第一时序规则进行组合得到第二数据。
115.在一实施例中，所述基于所述至少两个写操作指令分别对应的第一数据，确定是否需要进行位拼接操作包括：
116.确定所述第一数据的位宽是否是写缓存每次写入字节数的整数倍，若是，则不需要进行位拼接操作；若否，则需要进行位拼接操作。
117.在一实施例中，所述对所述至少两个写操作指令分别对应的第一数据进行位拼接操作得到第二数据包括：
118.对所述至少两个写操作指令分别对应的第一数据按照预设的第二时序规则进行拆分；
119.将拆分后的第一数据按照预设的第三时序规则进行位拼接得到第二数据；
120.其中，所述至少两个写操作指令分别对应的第一数据在m个时钟周期内的数据总量与第二数据在n个时钟周期内的数据总量相等；
121.其中，m、n为不相等的整数。
122.在一实施例中，如图11所示，本发明提供了一种数据读取装置，所述装置包括：
123.获取模块902，用于响应于至少一个读操作指令，从读缓存中获取对应的第二数据；其中，所述第二数据从写缓存中获取且基于至少两个写操作指令分别对应的第一数据按照时序进行组合得到；
124.时序拆分模块904，用于将所述第二数据按照时序进行拆分得到至少两个第一数据；
125.读取模块906，用于读取所述至少一个读操作指令对应的第一数据。
126.在一实施例中，所述时序拆分模块具体用于：
127.基于所述第二数据，确定是否需要进行解拼接操作；
128.若是，则对所述第二数据进行解拼接操作得到至少两个第一数据；若否，则基于预设的第一时序规则对所述第二数据进行相应的拆分得到至少两个第一数据。
129.在一实施例中，所述基于所述第二数据，确定是否需要进行解拼接操作包括：
130.确定所述第一数据的位宽是否是读缓存每次读取字节数的整数倍，若是，则不需要进行解拼接操作；若否，则需要进行解拼接操作。
131.在一实施例中，所述对所述第二数据进行解拼接操作包括：
132.基于预设的第三时序规则对所述第二数据进行相应的解拼接；
133.基于预设的第二时序规则对解拼接后的第二数据进行合并；
134.其中，所述第二数据在n个时钟周期内的数据总量与第一数据在m个时钟周期内的数据总量相等。
135.关于数据写入装置的具体限定可以参见上文中对于数据写入方法的限定，在此不再赘述。上述数据写入装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
136.在一实施例中，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图可以如图12所示。该计算机设备包括通过系统总线连接的处理器、存储器和网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储动作检测数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现上述任一项数据写入或读取方法实施例中的步骤。
137.本领域技术人员可以理解，图12中示出的结构，仅仅是与本技术方案相关的部分结构的框图，并不构成对本技术方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
138.在一实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述任一项数据写入或读取方法实施例中的步骤。
139.在一实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述任一项数据写入或读取方法实施例中的步骤。
140.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(read
‑
only memory，rom)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(random access memory，ram)或外部高速缓冲存储器。作为说明而非局限，ram可以是多种形式，比如静态随机存取存储器(static random access memory，sram)或动态随机存取存储器(dynamic random access memory，dram)等。
141.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
142.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来
说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。