一种基于国产CPU的高性能存储设备的制作方法

一种基于国产cpu的高性能存储设备
技术领域
1.本发明涉及储存设备技术领域，特别涉及一种基于国产cpu的高性能存储设备。


背景技术：

2.中央处理器作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。cpu自产生以来，在逻辑结构、运行效率以及功能外延上取得了巨大发展，中央处理器主要包括两个部分，即控制器、运算器，其中还包括高速缓冲存储器及实现它们之间联系的数据、控制的总线。电子计算机三大核心部件就是cpu、内部存储器、输入/输出设备。中央处理器的功效主要为处理指令、执行操作、控制时间、处理数据，在cpu的应用中依旧存在了一定的问题：在cup产业中，受外界环境的影响，国外垄断地位的进口raid控制器或进口pcie桥接芯片等专业存储芯片，进而国产cpu的储存储性能相对较为薄弱。


技术实现要素：

3.本发明的目的在于提供一种基于国产cpu的高性能存储设备，以解决上述背景技术中提出的国产cpu对数据存储方面要相对薄弱的问题。
4.为实现上述目的，本发明提供如下技术方案：一种基于国产cpu的高性能存储设备，由双路sw3232处理器、海量内存、io接口桥片、bmc模块、国产智能网口和cpld组成；所述sw3231b处理器通过pcie4.0
×
4连接在nvmessd上端，所述sw3231b处理器通过每个cpu的40lane的pcie资源拆分为pcie4.0
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4、pcie4.0
×
8和pcie4.0
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16通道和国产高性能虚拟化智能网卡芯片相连接，所述sw3231b通过pcie和io接口桥片相连接，且io接口桥片通过pcie和bmc模块相互连接，所述cpld和bmc模块之间利用uart、gpio、lpc和sol相连接。
5.作为本发明的一种优选技术方案，所述io接口桥片为zx-200，所述zx-200通过sata和储存操作系统相连接。
6.作为本发明的一种优选技术方案，所述cpld和bmc之间通过uart连接，所述uart传输数据依靠的是uart总线，且数据总线通过所述sw3231处理器将数据发送到uart；数据以并行形式从数据总线传输到发送uart。
7.作为本发明的一种优选技术方案，所述uart从数据总线获得并行数据之后，它将添加起始位，奇偶校验位和停止位，创建数据包；数据包在tx引脚上逐位串行输出，所述uart接收端则在其rx引脚上逐位读取数据包。
8.所述接收uart将数据转换回并行形式，并删除起始位，奇偶校验位和停止位；所述接收uart将数据包并行传输到接收端的数据总线。
9.作为本发明的一种优选技术方案，所述cpld和bmc之间的gpioμc的工作电流则为100μa，所述gpio内置多路高分辨率的pwm输出。
10.作为本发明的一种优选技术方案，所述cpld通过gpio和指示灯以及按键相连接，所述cpld通过pg/en连接时序控制器。
11.作为本发明的一种优选技术方案，所述cpld的上端设置有db9，所述db9和cpld之间连接通过rs232相连接。
12.作为本发明的一种优选技术方案，所述bmc模块的上端连接有vga接口，所述bmc模块的上端通过的rgmii连接phy，所述phy和网口相连接作为本发明的一种优选技术方案，所述bmc模块通过pwm控制设备风扇，所述bmc模块上端接入usb2.0接口，io接口桥片上端连接有三组usb3.0接口作为本发明的一种优选技术方案，所述lan芯片分别和四组sfp网口相连接与现有技术相比，本发明的有益效果是：1、本发明解决了高性能存储系统的存储控制核心全国产化问题；2、本发明取代了传统的处于国外垄断地位的进口raid控制器或进口pcie桥接芯片等专业存储芯片的问题；3、本发明采用基于国产高速网络的灵活的数据接口方式，支持最大400glan网络接口，并支持灵活配置为10g/25g/40g/50g/100g/400g等多种网络接口，支持现有高性能设备无缝对接；支持基于国产fpga技术的fc接口，支持数据高速写入；基于申威sw3231cpu最大2tb的海量内存具有比传统存储更高的突发读写能力和iops值，非常适合数据分析领域的高速缓存；基于申威sw3231cpupcie4.0总线技术，支持基于pcie4.0的nvmessd具备高速和大容量存储的兼顾。
13.4、本发明通过适用于人工智能、高性能计算、基因科学、影视渲染、气象分析、资源勘探等依赖高性能文件系统，以及拥有海量非结构化数据的应用场景，能有效帮助客户提升业务系统对非结构化数据的访问性能，从而改进业务运行效率，解决数据分析的系统瓶颈，只需借助现有的以太网络，即可快速搭建基于全nvme的分布式文件系统，无需购买额外的专用交换设备和网卡，多个上层应用服务器可通过文件接口共享访问底层海量非结构化数据业界一流的文件系统随机读写、顺序读写性能，支持组件集群，满足海量的文件数量与空间需求，可同时提供文件存储和块存储接口，满足不同业务接口的需求。
附图说明
14.图1为本发明存储设备结构示意图；图2为本发明数据流示意图；图3为本发明存储系统结构件结构示意图。
具体实施方式
15.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
16.请参阅图1-3，本发明提供了一种基于国产cpu的高性能存储设备的技术方案：
实施例一：根据图1、图2和图3所示，一种基于国产cpu的高性能存储设备，其特征在于，由双路sw3232处理器、海量内存、io接口桥片、bmc模块、国产智能网口和cpld组成，所述io接口桥片为zx-200，所述zx-200通过sata和储存操作系统相连接，其中国产io桥片、国产bmc、国产cpld起到系统支持、调试和远程控制的作用，方便用户进行实时监控和应用控制，采用基于国产高速网络的灵活的数据接口方式，支持最大400glan网络接口，并支持灵活配置为10g/25g/40g/50g/100g/400g等多种网络接口，支持现有高性能设备无缝对接；支持基于国产fpga技术的fc接口，支持数据高速写入；基于申威sw3231cpu最大2tb的海量内存具有比传统存储更高的突发读写能力和iops值，非常适合数据分析领域的高速缓存；基于申威sw3231cpupcie4.0总线技术，支持基于pcie4.0的nvmessd具备高速和大容量存储的兼顾。
17.所述sw3231b处理器通过pcie4.0
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4连接在nvmessd上端，所述sw3231b处理器通过每个cpu的40lane的pcie资源拆分为pcie4.0
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4、pcie4.0
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8和pcie4.0
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16通道和国产高性能虚拟化智能网卡芯片相连接，所述sw3231b通过pcie和io接口桥片相连接，pciexpress链路由双向单向差分链路组成，实现为发送对和接收对，使用编码方案嵌入数据时钟以实现非常高的数据速率；pcie通过与数据相同的链接发送所有控制消息，包括中断，串行协议永远不会被阻止，pcie规范将这种交织作为数据条带化。在需要大量硬件复杂性来同步（或去偏移）输入条带数据的同时，条带化可以显着减少链路上第n个字节的延迟。虽然通道没有紧密同步，但对于2.5/5/8gt/s，通道偏差为20/8/6ns，因此硬件缓冲区可以重新对齐条带数据，时钟嵌入在信号中，在物理层面上，pciexpress2.0使用8b/10b编码方案来确保连续相同数字（零或1）的字符串的长度有限，对由事务层生成的事务层数据包（tlp）进行排序，通过确认协议（ack和nak信令）确保在两个端点之间可靠地传递tlp，这些确认协议明确要求重播未确认/不良tlp，初始化和管理流量控制信用；在发送侧，数据链路层为每个输出tlp生成递增序列号，每个传输的tlp的唯一标识标签，并被插入到出站tlp的头部，32位循环冗余校验码，也附加到每个输出tlp的末尾。
18.在接收端，接收的tlp的lcrc和序列号都在链路层中被验证。如果lcrc检查失败（指示数据错误）或序列号超出范围（从上一次有效接收到的tlp不连续），则坏tlp以及在坏tlp之后接收的任何tlp，被认为是无效和被丢弃。接收方向无效tlp的序列号发送一个否定的确认消息（nak），请求重新发送该序列号的所有tlp，如果接收的tlp通过lcrc检查并具有正确的序列号，则被视为有效，链路接收器增加序列号（跟踪最后接收的良好tlp），并将有效的tlp转发到接收者的事务层。ack消息被发送到远程发射机，指示tlp被成功地接收（并且扩展了所有具有过去序列号的tlp）。
19.如果发射机接收到nak消息，或者在超时时间段到期之前没有接收到确认（nak或ack），则发射机必须重发所有缺少肯定确认（ack）的tlp，除了设备或传输介质的持续故障之外，链路层提供与事务层的可靠连接，确保在不可靠介质上传送tlp。
20.发送和接收由事务层生成的tlp之外，数据链路层生成并消耗dllp，数据链路层数据包，ack和nak信号通过dllp进行通信。
21.所述io接口桥片通过pcie和bmc模块相互连接，所述cpld和bmc模块之间利用uart、gpio、lpc和sol相连接，所述cpld和bmc之间通过uart连接，所述uart传输数据依靠的
是uart总线，且数据总线通过所述sw3231处理器将数据发送到uart；数据以并行形式从数据总线传输到发送uart，所述uart从数据总线获得并行数据之后，它将添加起始位，奇偶校验位和停止位，创建数据包，数据包在tx引脚上逐位串行输出，所述uart接收端则在其rx引脚上逐位读取数据包，所述接收uart将数据转换回并行形式，并删除起始位，奇偶校验位和停止位，所述接收uart将数据包并行传输到接收端的数据总线。
22.所述cpld和bmc之间的gpioμc的工作电流则为100μa，所述gpio内置多路高分辨率的pwm输出，其中gpio的io引脚上下两边两个二极管用于防止引脚外部过高、过低的电压输入，当引脚电压高于vdd时，上方的二极管导通；当引脚电压低于vss时，下方的二极管导通，防止不正常电压引入芯片导致芯片烧毁，在gpio工作期间每个i/o口可以自由编程，但i/o口寄存器必须按32位字被访问。
23.所述cpld通过gpio和指示灯以及按键相连接，所述cpld通过pg/en连接时序控制器，cpld信号调理模块下，在信号进行数模转换前，在保证被采集信号不失真的前提下，对输入的信号进行放大、滤波等预处理。
24.高速数据采集系统的输入信号通常为高频信号，需要进行阻抗匹配和前置放大，可以选用高速低噪声信号前置放大器和信号变压器，信号前置放大器的优势是：放大系数可变，信号输入的动态范围大，还可以配置成有源滤波器。但放大器的最高工作频率和工作宽带必须满足系统设计的需要，避免信号失真，同时应该考虑放大器引入的噪声损失，为避免对a/d转换器性能的不利影响，前置放大器的信噪比应远大于a/d转换器的信噪比；当频率远远大于100mhz时，尽可能采用信号变压器，其性能指标优于信号放大器，而且信号失真很小，但信号放大系数固定，输入信号的幅度受到限制；a/d转换模块，将连续信号转换成离散信号进而转换成数字信号以适用于处理的重要芯片是a/d转换器，逐次逼进型a/d转换芯片的转换；cpld模块实现整个系统的控制逻辑。主要有下面几个控制模块电路构成：时钟控制电路，提供a/d转换器的时钟信号（aclk），该信号同时提供了给存储器的wr，以控制整个系统的采样频率；地址产生电路，生成sram的地址控制信号，每写完一次sram，地址自动加1；地址总线切换电路，对内部地址发生器和lpc2214产生的两组地址进行切换，提供给存储器。当处于写存储器时，存储器的地址由内部地址发生器发生；当处于lpc2214读存储器时，存储器的地址由lpc2214的地址总线提供；数据总线切换电路，对a/d的数据线和lpc2214的数据总线进行切换，当写数据时，使数据从a/d输出到存储器，读数据时，使数据从存储器读到lpc2214的数据总线；地址译码及逻辑控制电路，完成对系统地址总线的译码，产生各种必须的控制信号。
25.所述cpld的上端设置有db9，所述db9和cpld之间连接通过rs232相连接，所述db9针脚数据载波检测时modem发向dte，表示已检测出对方载波信号；rxd接收数据；txd发送数据；dtr数据终端准备好dte设备加电以后，并能正确实现通信的功能，向dce发出dtr信号，表示数据终端已做好准备工作，可以进行通信；sg信号地；dsr数据准备好数据设备是dce通信的设备，例如modem加电以后，并能正常执行通信功能时，向dte发出dsr信号，表示modem
已准备好。这两个准备好信号，在通信的过程中首先要对它们进行测试，以了解通行对方的状态，以可靠地建立通信。但是如果通信的对方并不要求测试，就可以不发出此信号；rts请求发送当dte有数据需要向远程dte传输通信时，dte在测得dsr有效，即modem接收到信号时，根据提供的目的电话编码，向远程modem发出呼叫，远程rst收到此呼叫，首先发出2000hz冲击声，以关闭电话线路回声消除器，然后发出回答载波信号。本地modem接收此载波信号，确认已获得两对方的同意，它向远程modem发出原载波信号，向对方表示是一个可用的modem，同时用rs232c的第8引线发出数据载波信号dcd，向dte表示已检测出有效的回答载波信号。
26.cts清除发送每当一个modem辨认出对方modem已准备好运行接收时，它们便用cts信号通知自己的dte，表示这个通信通路已为传输数据作好准各，允许dte进行数据的发送。至此通信链路才建立，开始通信；在半双工的通信中，cts是对dte的rts信号的答应，使dte开始传输数据。在全双工的通信中，cts一般保持很长时间，而对rts并不要求保持很长时间，通信链路建立后，即可降下；ri振铃提示如果modem具有自动应答能力，当对方通信传叫来时，modem用引线向dte发出信号，指示此呼叫。在电话呼叫振铃结束后，modem在dte已准备好通信的条件（即dte有效），立即向对方自动应答。
27.接口电平:在txd和rxd上：逻辑1(mark)=-3v～-15v，逻辑0(space)=+3～+15v，在rts、cts、dsr、dtr和dcd等控制线上：信号有效（接通，on状态，正电压）＝+3v～+15v；信号无效（断开，off状态，负电压)=-3v～-15v所述bmc模块的上端连接有vga接口，所述bmc模块的上端通过的rgmii连接phy，所述phy和网口相连接，所述rgmi：tx_er和tx_en复用，通过tx_ctl传送；rx_er与rx_dv复用，通过rx_ctl传送；1gbit/s速率下，时钟频率为125mhz；100mbit/s速率下，时钟频率为25mhz；10mbit/s速率下，时钟频率为2.5mhz。
28.所述bmc模块通过pwm控制设备风扇，所述bmc模块上端接入usb2.0接口，io接口桥片上端连接有三组usb3.0接口，所述lan芯片分别和四组sfp网口相连接，通过在上端设置有四组接口，在后期的传输维护中，也起到了决定性的意义。
29.具体使用时，本发明通过利用sw3231cpu原生pcie4.0的带宽优势，充分利用每个cpu40lane的pcie资源，进行合理分配使用，支持多路pcie存储和国产高速智能网卡，本系统所有业务层面的数据均运行在pcie4.0、100g/400glan或更高的ddr4内存总线层面，性能超越同类国外设备，sw3231cpu的在整个系统中，承载着运行存储系统、pcie资源分配、传输协议控制、ai算法、pcie桥片等多种功能，可以发挥其作为众核处理器的优势。
30.在本发明的描述中，需要理解的是，指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
31.在本发明中，除非另有明确的规定和限定，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒
介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
32.尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。