一种多个FPGA芯片间互联的集中控制方法及系统与流程

一种多个fpga芯片间互联的集中控制方法及系统
技术领域
1.本发明涉及通信技术领域，具体而言，涉及一种多个fpga芯片间互联的集中控制方法及系统。


背景技术：

2.5g nr(new radio)是基于ofdm(orthogonal frequency division multiplexing，正交频分复用技术)的全新空口设计的全球性5g标准，也是下一代重要的蜂窝移动技术，5g的一项关键技术就是大规模天线技术，即massive mimo。传统的tdd(time division duplexing，时分双工)网络天线数通常为2天线、4天线或者8天线，而massive mimo的通道数则可以达到64天线。随着天线数的增加，系统容量会成倍增加，但是相应的，系统实现复杂度也成倍增加，因此massive mimo系统的逻辑实现，通常需要多片fpga才能完成。为了实现多片fpga的配置、监控和管理，需要设计合理的fpga片间互联控制方式，通常控制主要有集中式控制和分布式控制。分布式控制即各片fpga单独控制，这样的缺点是对于多片fpga之间有时序要求的控制，很难满足控制时序要求。因此集中式控制是首选的控制方式，而集中式控制通常是采用switch(以太网交换芯片)芯片，如图3所示，ps(控制系统/处理系统)通过switch芯片去控制其他fpag的ps，这种方式速率较低，很难满足复杂系统的控制需求。


技术实现要素：

3.本发明的目的在于提供一种多个fpga芯片间互联的集中控制方法，其能够由此提高传输的线速度，并满足大规模天线技术系统的复杂控制和管理。
4.本发明的实施例是这样实现的：
5.第一方面，本技术实施例提供一种多个fpga芯片间互联的集中控制方法，其主处理器以及被主处理器集中控制的多个从处理器；对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；主处理器的控制系统通过axi总线向主处理器的可编程逻辑器件发送管理和配置的命令；主处理器的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器进行数据的交互。
6.在本发明的一些实施例中，对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作的步骤包括：将从处理器的chip2chip协议置于复位状态；对高速串行解串器的正交锁相环进行复位，检查锁相环是否锁定，并取消从处理器的chip2chip协议复位操作；对主处理器的chip2chip协议进行复位，并检查建链是否成功。
7.在本发明的一些实施例中，对高速串行解串器进行复位的步骤包括：依次对高速串行解串器的正交锁相环、发射数据链路和接收数据链路进行复位，并向主处理器发送交互数据。
8.在本发明的一些实施例中，交互数据包括正交锁相环复位数据和收发通道复位数
据。
9.在本发明的一些实施例中，将从处理器的chip2chip协议置于复位状态的步骤包括：通过端口扩展器将从处理器的chip2chip协议置于复位状态。
10.在本发明的一些实施例中，对主处理器的chip2chip协议进行复位的步骤包括：通过axi总线直接进行配置，对主处理器的chip2chip协议进行复位。
11.在本发明的一些实施例中，端口物理层数据采用aurora 64b/66b高速串行通信可扩展链路层协议下的端口物理层。
12.第二方面，本技术实施例提供一种多个fpga芯片间互联的集中控制系统，其处理器模块，用于主处理器以及被主处理器集中控制的多个从处理器；初始化模块，用于对主处理器的控制系统以及多个从处理器的控制系统进行初始化操作；配置模块，用于主处理器的控制系统通过axi总线向主处理器的可编程逻辑器件发送管理和配置的命令；片间交互模块，用于主处理器的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器进行数据的交互。
13.第三方面，本技术实施例提供一种电子设备，其包括主处理器、多个与处理连接的从处理器、至少一个存储器和数据总线；其中：主处理器、多个从处理器、与存储器通过数据总线完成相互间的通信；存储器存储有可被处理器执行的程序指令，主处理器以及多个从处理器调用程序指令以执行上述方法。
14.第四方面，本技术实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述方法。
15.相对于现有技术，本发明的实施例至少具有如下优点或有益效果：
16.一种基于处理器中可编程逻辑器件间互联的高速率集中式控制方法，其原理在于利用主处理器的可编程逻辑器件(以下简称pl)对从处理器的可编程逻辑器件进行统一配置，而从处理器原有的控制系统(控制系统以下简称ps)仅用于系统初始化时的一些初始化配置，由此提高线速度，并满足大规模天线技术(massive mimo系统)的系统的复杂控制和管理，其线速率可以达到4ghz。
附图说明
17.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
18.图1为本发明中一种多个fpga芯片间互联的集中控制方法的流程图；
19.图2为本发明中一种多个fpga芯片间互联的集中控制方法结构示意图；
20.图3为本发明中现有技术的结构示意图；
21.图4为本发明多个fpga芯片间互联的集中控制的结构示意图；
22.图5为本发明中一种多个fpga芯片间互联的集中控制系统的流程图。
23.图标：1、主处理器；2、从处理器；3、处理器模块；4、初始化模块；5、配置模块；6、片间交互模块。
具体实施方式
24.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。
25.因此，以下对在附图中提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
26.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
27.在本技术的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
28.在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
29.下面结合附图，对本技术的一些实施方式作详细说明。在不冲突的情况下，下述的各个实施例及实施例中的各个特征可以相互组合。
30.实施例1
31.请参阅图1、图2和图4，为本技术实施例提供的一种多个fpga芯片间互联的集中控制方法，本发明提出了一种基于处理器中可编程逻辑器件间互联的高速率集中式控制方法，其原理在于利用主处理器1的可编程逻辑器件(以下简称pl)对从处理器2的可编程逻辑器件进行统一配置，而从处理器2原有的控制系统(控制系统以下简称ps)仅用于系统初始化时的一些初始化配置，由此提高线速度，并满足大规模天线技术(massive mimo系统)的系统的复杂控制和管理，其线速率可以达到4ghz。其具体实施方式如下：
32.本发明的硬件均基于xilinx zynq soc架构，设置主处理器1以及被主处理器1集中控制的多个从处理器2；其中的可编程的逻辑列阵(fpga)，由控制系统(控制系统以下简称ps)和可编程逻辑器件(以下简称pl)两部分构成。ps主要实现对整个系统的管理、配置和监控等控制；pl主要实现各功能模块。以五片fpga为例，其中一片作为主处理器1，其余四片作为从处理器2，主处理器1的ps对其余所有的fpga进行集中控制。
33.s101：对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作；
34.主处理器1和从处理器2的ps之间也可以通信，但是由于通信接口速率较低，因此仅做一些简单的初始化等的控制。由此在数据处理开始阶段，对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作，从而避免前期数据处理的影响。
35.s102：主处理器1的控制系统通过axi总线向主处理器1的可编程逻辑器件发送管理和配置的命令；
36.其中主要的管理和配置数据则由主处理器1的ps通过axi总线与主处理器1的pl之间进行交互。
37.s103：主处理器1的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器2进行数据的交互。
38.管理和配置的命令通过axi总线到达主处理器1的pl之后，在主处理器1的pl上采用赛灵思(xilinx)轻量级的ip核，基于chip2chip协议，将axi命令转换为端口物理层(phy)数据，分别和几个从处理器2的pl进行数据的交互。从而提高运行速率，满足复杂系统的控制需求。其中chip2chip协议是赛灵思提出的ip核，其核心功能就像一座桥，通过axi接口无缝连接两个处理器，并使用axi协议规范。桥接功能允许所有的axi通道独立操作，通过转发每个通道的数据和控制信息。
39.在本发明的一些实施例中，对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作的步骤包括：
40.将从处理器2的chip2chip协议置于复位状态；对高速串行解串器的正交锁相环进行复位，检查锁相环是否锁定，并取消从处理器2的chip2chip协议复位操作；对主处理器1的chip2chip协议进行复位，并检查建链是否成功。
41.在本发明的一些实施例中，对于高速接口，复位的流程非常关键，复位不充分或者复位流程不合理，都会导致接口出现异常。在实施例中，有两个复位操作非常重要，且必须保证正确的复位时序，否则会导致ps挂死。一个是需要对chip2chip协议进行复位；另一个是对高速串行收发器(serdes)进行复位。对主处理器1的chip2chip协议进行复位时，可以通过axi总线直接进行配置，而对从处理器2上的chip2chip协议复位时，则是通过端口扩展器(gpio)进行，这样仅需4根gpio就可以实现对整个系统的chip2chip协议进行复位。根据serdes的复位要求，依次对serdes(高速串行解串器)的qpll(quadrature phased locked loop，正交锁相环)、tx datapath(发射数据链路)、rxdatapath(接收数据链路)进行复位，并为ps提供交互数据，以便在需要时，可以及时对高速口的相应部分进行复位。
42.在本发明的一些实施例中，对高速串行解串器进行复位的步骤包括：
43.依次对高速串行解串器的正交锁相环、发射数据链路和接收数据链路进行复位，并向主处理器1发送交互数据。
44.在本发明的一些实施例中，chip2chip协议和serdes的复位除了各自的复位流程需要保证外，还需要保证chip2chip协议和serdes之间满足特定的复位时序。
45.在本发明的一些实施例中，交互数据包括正交锁相环复位数据和收发通道复位数据。
46.其中，为ps提供的具体数据有qpll reset(可对serdes的qpll进行复位)、gtreset(可对serdes的tx和rx datapath进行复位)、gttxreset即gtrxrest(可分别对tx和rx的
datapath进行复位)。其中tx和rx分别对应发送和接收通道。
47.在本发明的一些实施例中，将从处理器2的chip2chip协议置于复位状态的步骤包括；通过端口扩展器将从处理器2的chip2chip协议置于复位状态。
48.在本发明的一些实施例中，对主处理器1的chip2chip协议进行复位的步骤包括：
49.通过axi总线直接进行配置，对主处理器1的chip2chip协议进行复位。
50.在本发明的一些实施例中，端口物理层数据采用aurora 64b/66b高速串行通信可扩展链路层协议下的端口物理层。
51.在本发明的一些实施例中，选用aurora 64b/66b作为chip2chip的phy。对于端口物理层(phy)的选择，可以直接采用selectio，但是这样做的话，会大大增加硬件管脚，由于本设计的硬件平台具有丰富的serdes资源，因此，在phy的选择上，选用了xilinx的aurora 64b/66b ip来实现chip2chip的数据和xilinx串行收发器(gth/gty)数据之间的转换。通过chip2chip+aurora 64b/66b+gty/gth，控制数据线速率可以达到4gsps。
52.实施例2
53.请参阅图5，一种多个fpga芯片间互联的集中控制系统，包括：
54.处理器模块3，用于主处理器1以及被主处理器1集中控制的多个从处理器2；初始化模块4，用于对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作；配置模块5，用于主处理器1的控制系统通过axi总线向主处理器1的可编程逻辑器件发送管理和配置的命令；片间交互模块6，用于主处理器1的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器2进行数据的交互。
55.实施例3
56.请参阅图4，一种电子设备，包括主处理器1、多个与主处理器1连接的从处理器2、至少一个存储器和数据总线；其中：主处理器1、多个从处理器2、与存储器通过数据总线完成相互间的通信；存储器存储有可被处理器执行的程序指令，主处理器1以及多个从处理器2调用程序指令以执行一种多个fpga芯片间互联的集中控制方法。例如实现：
57.主处理器1以及被主处理器1集中控制的多个从处理器2；对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作；主处理器1的控制系统通过axi总线向主处理器1的可编程逻辑器件发送管理和配置的命令；主处理器1的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器2进行数据的交互。
58.实施例4
59.在本发明的一些实施例中，一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现一种多个fpga芯片间互联的集中控制方法。例如实现：
60.主处理器1以及被主处理器1集中控制的多个从处理器2；对主处理器1的控制系统以及多个从处理器2的控制系统进行初始化操作；主处理器1的控制系统通过axi总线向主处理器1的可编程逻辑器件发送管理和配置的命令；主处理器1的可编程逻辑器件在接收管理和配置的命令后，通过chip2chip协议将管理和配置的命令转换为端口物理层数据，分别和多个从处理器2进行数据的交互。
61.其中，存储器可以是但不限于，随机存取存储器(random access memory，ram)，只
读存储器(read only memory，rom)，可编程只读存储器(programmable read-only memory，prom)，可擦除只读存储器(erasable programmable read-only memory，eprom)，电可擦除只读存储器(electric erasable programmable read-only memory，eeprom)等。
62.处理器可以是一种集成电路芯片，具有信号处理能力。该处理器可以是通用处理器，包括中央处理器(central processing unit，cpu)、网络处理器(network processor，np)等；还可以是数字信号处理器(digital signal processing，dsp)、专用集成电路(application specific integrated circuit，asic)、现场可编程门阵列(field－programmable gate array，fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
63.在本技术所提供的实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本技术的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
64.所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。
65.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
66.对于本领域技术人员而言，显然本技术不限于上述示范性实施例的细节，而且在不背离本技术的精神或基本特征的情况下，能够以其它的具体形式实现本技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。