数据处理方法、装置及电子设备与流程

1.本技术涉及计算机技术领域，具体而言，本技术涉及一种数据处理方法、装置及电子设备。


背景技术：

2.在计算机技术领域，一些算法的运算过程中，经常需要运算模块与中央处理器(central processing unit，cpu)进行协同合作，例如在数字图像处理场景中，图像信号处理(image signal processing，isp)的一些算法，需要专用集成电路(application specific integrated circuit，asic)或现场可编程逻辑门阵列(field programmable gate array，fpga)与cpu协同合作，例如3a算法，即自动对焦(auto focus，af)、自动曝光(auto exposure，ae)和自动白平衡(auto white balance，awb)。
3.在上述算法执行的过程中，需要asic端和cpu密集频繁的数据传输，通常是asic至cpu的单向传输，例如每帧图像产生一组数据，按照一般视频图像60帧频率计算，则每秒可以产生60组数据。cpu定时通过中断或者轮询方式通过总线向asic请求最新数据，请求间隔时间可能远大于图像的帧率；而cpu计算并不需要获得每一帧的数据，只需要在cpu请求数据时，得到最新一帧或多帧图像的完整数据即可，因此，不需要每产生一组数据，就产生中断由cpu读取。因此，asic在数据计算完成后，数据如何存放以满足cpu随时可能读取的要求，成为一个问题；为了解决该问题，相关技术中，通常通过增加一个静态随机存取存储器(static random-access memory，sram)或使用两个sram进行乒乓存储和读取的方式；然而，增加一个sram的方式中，产生的中断较多，且具有丢失数据的风险；使用两个sram的方式中，扩展性不足，当需要较多帧数据时，逻辑较复杂。


技术实现要素：

4.本技术实施例提供了一种数据处理方法，以解决现有技术中，与cpu协同合作的算法执行过程中，通过增加sram实现cpu进行数据读取的方式中存在的缺陷问题。
5.相应的，本技术实施例还提供了一种数据处理装置、一种电子设备以及一种存储介质，用以保证上述方法的实现及应用。
6.为了解决上述问题，本技术实施例公开了一种数据处理方法，所述方法包括：
7.获取目标计算模块输出的第一数据；
8.确定所述电子设备的先入先出fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；
9.其中，所述fifo存储模块为与中央处理器cpu的读取操作对应的存储模块，所述读取操作的数据组数为m，所述fifo存储模块至少包括m+1个存储单元，m为正整数。
10.本技术实施例还公开了一种数据处理装置，所述装置包括：
11.获取模块，用于获取目标计算模块输出的第一数据；
12.写入模块，用于确定所述电子设备的先入先出fifo存储模块的写地址，将所述第
一数据写入至所述写地址对应的存储单元；
13.其中，所述fifo存储模块为与中央处理器cpu的读取操作对应的存储模块，所述读取操作的数据组数为m，所述fifo存储模块至少包括m+1个存储单元，m为正整数。
14.本技术实施例还公开了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行程序时实现本技术实施例中一个或多个所述的方法。
15.本技术实施例还公开了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现如本技术实施例中一个或多个所述的方法。
16.本技术实施例还公开了一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如本技术实施例中一个或多个所述的方法。
17.本技术实施例提供的技术方案带来的有益效果是：
18.本技术实施例中，获取目标计算模块输出的第一数据；确定所述电子设备的fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述fifo存储模块为与cpu的读取操作对应的存储模块，所述fifo存储模块至少包括m+1个存储单元；通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性。
19.本技术实施例附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
20.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
21.图1为本技术实施例提供的数据处理方法的流程图；
22.图2为本技术实施例提供的第一示例的示意图；
23.图3为本技术实施例提供的数据处理装置的结构示意图；
24.图4为本技术实施例提供的电子设备的结构示意图。
具体实施方式
25.下面结合本技术中的附图描述本技术的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本技术实施例的技术方案的示例性描述，对本技术实施例的技术方案不构成限制。
26.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术实施例所使用的术语“包括”以及“包含”是指相应特征可以实现为所呈现的特征、信息、数据、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件
建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指示该术语所限定的项目中的至少一个，例如“a和/或b”可以实现为“a”，或者实现为“b”，或者实现为“a和b”。
27.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
28.参见图1，本技术实施例提供了一种数据处理方法，可选地，所述方法应用于电子设备，所述电子设备包括cpu以及目标计算模块；其中，目标计算模块可以是asic、fpga或其他执行计算的模块，为了便于说明，后续以目标计算模块为asic作为示例说明，然而这并不构成对本技术实施例的限定。
29.如图1中所示，该方法可以包括以下步骤：
30.步骤101，获取目标计算模块输出的第一数据。
31.其中，第一数据即asic(目标计算模块)运算算法后所输出的数据；
32.asic所运算的算法可以是isp的一些算法，例如前述3a算法中的算法；进一步地，以算法为af为例，在asic端，在图像处理流水线(pipeline)中，对各像素点进行高运算量及实时的数据计算和统计，cpu根据asic的统计结果，进行复杂的算法运算，控制电机进行聚焦等操作，从而完成整个算法流程。
33.因此，asic和cpu需要密集频繁的数据传输，且该传输是asic至cpu的单向传输，每帧图像产生一组数据，按照一般视频图像60帧频率计算，每秒可以产生60组数据，两帧间隔十几毫秒；然而，cpu请求数据200毫秒(ms)一次，cpu并不需要获得每一帧的数据，但asic在数据计算完成后，数据的存放应保证cpu来读时，都可以读到最新一帧的完整数据。而cpu读取时间和pipeline相互关系不可预测，所以可能有cpu读取时，新一帧数据正在计算和写入的情况。本技术实施例中，当asic计算完成，并输出第一数据时，将其存储至预设设置的先入先出(first input first output，fifo)存储模块中，具体地，fifo存储模块是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个接口是存储模块的输入口，asic所输出的数据经由输入口输入至fifo存储模块；另一个接口是存储模块的输出口，cpu经由输出口读取数据。
34.步骤102，确定所述电子设备的先入先出fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；
35.其中，写地址即将数据写入fifo存储模块的存储单元的地址；所述fifo存储模块为与中央处理器cpu的读取操作对应的存储模块，所述读取操作的数据组数为m，即cpu每次读取操作所读取的数据组数为m，m为正整数；可以理解的是，m为预先设定的值，m的具体数值可以修改或调整。
36.所述fifo存储模块至少包括m+1个存储单元；也就是说，fifo存储模块包括的存储单元可以是m+1个，或更多；这样，可确保读地址起始至少为写地址所在存储单元的下一存储单元，避免读写数据冲突，直至读取完所有所需数据。
37.相较于通过增加一个sram的方式，本技术实施例通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且asic在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；且在数据读取过程中，读指针根据cpu读取顺序移动，无论是否正在写入，写指针不会超过读指针，即不会覆盖未读取的数据，避免出现数据丢失的情况，保证数
据的安全性，尤其在写入速度高于读取速度时。
38.作为第一示例，以m为2为例，cpu每次请求数据，仅需要最近两帧图像的统计数据，则例化一个数据组(每个存储单元存储一组数据)数量为2，数据组深度(即每组数据由多少个数据构成)为2的fifo存储模块，且fifo存储模块包括m+1个存储单元，即占用空间为组深度*3。
39.具体地，参见图2，m+1个存储单元分别为存储单元0、存储单元1、存储单元2；每个存储单元存储一组数据，每组数据包括3个数据，每个数据占据一行；如存储单元0所示，其存储数据1，数据1的三个数据分别存储数据1_1行、数据1_2行、数据1_3行。
40.在写入数据时，第一帧数据(即第一组数据)放到地址0对应的存储单元0，第二帧数据放到地址1对应的存储单元1；第二帧存储完成后，fifo的读指针在地址0，写指针在地址2(其中，读指针、写指针分离)。
41.当第三帧数据到来时，从地址2开始写入。
42.第三帧写完后，若cpu没有读取数据，则写指针跳到地址0，读指针直接跳到地址1。此时，原第一帧数据失效，最新数据为第二帧和第三帧数据，保证cpu来读时，都可以读到最新一帧的完整数据。其中，读指针单次转移距离为组深度。
43.第三帧写入过程中或写完后，若cpu正在读取数据，则此时读指针是从地址0开始读；其中，cpu读取时，通过fifo的锁定输入功能，将fifo锁定，在读取完成后，fifo解锁，第一帧和第二帧数据(数据1和数据2)被读走，且为了保持最新两帧数据，读指针从地址2移回地址1，写指针移到地址0。
44.读指针根据cpu读取顺序移动，无论是否正在写入，写指针不会超过读指针，即不会覆盖未读取的数据，避免出现数据丢失的情况。
45.读取完成后，fifo解锁，第一帧和第二帧数据(数据1和数据2)被读走。
46.本技术实施例中，获取目标计算模块输出的第一数据；确定所述电子设备的fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述fifo存储模块为与cpu的读取操作对应的存储模块，所述fifo存储模块至少包括m+1个存储单元；通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性，尤其在写入速度高于读取速度时。本技术实施例解决了相关技术中，通过增加sram实现cpu进行数据读取的方式中存在的缺陷问题。
47.在一个可选实施例中，所述获取目标计算模块输出的第一数据之前，所述方法包括：
48.确定所述读取操作的参数信息；其中，所述参数信息至少包括所述数据组数；其中，参数信息还可以包括数据组深度、数据位宽等参数；
49.根据所述参数信息，建立与所述读取操作对应的所述fifo存储模块；其中，可为不同的读写操作建立不同的fifo存储模块；可选地，fifo存储模块可以是物理的或者虚拟的；这样，通过设置不同的fifo存储模块，可以增加、减少读取数据的帧数，增加了数据传输的灵活性。
50.在一个可选实施例中，所述方法还包括：
51.接收所述cpu的读取操作；
52.确定所述读取操作对应的第一读地址；第一读地址即所述读取操作的执行时刻对应的读地址；
53.根据所述第一读地址，从所述fifo存储模块中读取数据。
54.其中，以isp领域为例，cpu读取asic经由fifo存储模块传输的统计结果，进行算法运算，控制电机进行聚焦等操作，从而完成整个算法流程。
55.在一个可选实施例中，所述确定所述读取操作对应的第一读地址，包括：
56.确定当前时刻的第一写地址；其中，当前时刻即所述读取操作的执行时刻；
57.将所述第一写地址添加一个组地址，得到读取操作对应的第一读地址；其中，数据读取时，将所述第一写地址添加一个组地址作为第一取地址；读地址为写地址所在组的下一组，直至读取完所有所需数据，这样可避免读写数据冲突以及避免出现数据丢失的情况，保证数据的安全性，尤其在写入速度高于读取速度时。
58.在一个可选实施例中，所述根据所述第一读地址，从所述fifo存储模块中读取数据之后，所述方法包括：
59.屏蔽所述fifo存储模块的数据写入操作。
60.其中，在cpu执行数据读取操作时，屏蔽写入操作，即将fifo存储模块的输入锁定，在读取完成后，再将fifoo存储模块的输入解锁；避免出现cpu读取数据时，新一帧数据正在计算和写入的情况，若出现该情况，则可能会出现写入操作覆盖cpu未读取的数据，例如，写入速度高于读取速度时，因此导致数据丢失，cpu无法读取最新的帧数据。
61.进一步地，本技术实施例中，为了避免出现数据覆盖的情况，所述屏蔽所述fifo存储模块的数据写入操作，所述方法包括：
62.若存在执行过程中的数据写入操作，控制所述数据写入操作的第一写地址不超过当前时刻的读地址。
63.其中，cpu正在读取数据，此时锁定输入；而若执行锁定输入时，若此时正在执行写入操作，则控制写指针不可超过读指针；例如，如果写速度快于读速度，且写指针要超过读指针时，则显示写数据操作的执行，不允许继续执行写操作。
64.进一步地，本技术实施例中，所述控制所述数据写入操作的第一写地址不超过当前时刻的读地址，包括：
65.若存在写入操作的第一写地址超过当前时刻的读地址，则丢弃所述写入操作所写入的数据。在限制写操作的情况下，丢弃此帧数据，此帧结束后，控制写指针返回此帧地址起始位置。
66.本技术实施例中，获取目标计算模块输出的第一数据；确定所述电子设备的fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述fifo存储模块为与cpu的读取操作对应的存储模块，所述fifo存储模块至少包括m+1个存储单元；通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性，
67.基于与本技术实施例所提供的装置相同的原理，本技术实施例还提供了一种数据处理装置，如图3所示，该装置包括：
68.获取模块301，用于获取目标计算模块输出的第一数据。
69.其中，第一数据即asic(目标计算模块)运算算法后所输出的数据；
70.asic所运算的算法可以是isp的一些算法，例如前述3a算法中的算法；进一步地，以算法为af为例，在asic端，在图像处理流水线(pipeline)中，对各像素点进行高运算量及实时的数据计算和统计，cpu根据asic的统计结果，进行复杂的算法运算，控制电机进行聚焦等操作，从而完成整个算法流程。
71.因此，asic和cpu需要密集频繁的数据传输，且该传输是asic至cpu的单向传输，每帧图像产生一组数据，按照一般视频图像60帧频率计算，每秒可以产生60组数据，两帧间隔十几毫秒；然而，cpu请求数据200毫秒(ms)一次，cpu并不需要获得每一帧的数据，但asic在数据计算完成后，数据的存放应保证cpu来读时，都可以读到最新一帧的完整数据。而cpu读取时间和pipeline相互关系不可预测，所以可能有cpu读取时，新一帧数据正在计算和写入的情况。本技术实施例中，当asic计算完成，并输出第一数据时，将其存储至预设设置的先入先出(first input first output，fifo)存储模块中，具体地，fifo存储模块是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个接口是存储模块的输入口，asic所输出的数据经由输入口输入至fifo存储模块；另一个接口是存储模块的输出口，cpu经由输出口读取数据。
72.写入模块302，用于确定所述电子设备的先入先出fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；
73.其中，所述fifo存储模块为与中央处理器cpu的读取操作对应的存储模块，所述读取操作的数据组数为m，所述fifo存储模块至少包括m+1个存储单元，m为正整数。
74.其中，写地址即将数据写入fifo存储模块的存储单元的地址；所述fifo存储模块为与中央处理器cpu的读取操作对应的存储模块，所述读取操作的数据组数为m，即cpu每次读取操作所读取的数据组数为m，m为正整数；可以理解的是，m为预先设定的值，m的具体数值可以修改或调整。
75.所述fifo存储模块至少包括m+1个存储单元；也就是说，fifo存储模块包括的存储单元可以是m+1个，或更多；这样，可确保读地址起始至少为写地址所在存储单元的下一存储单元，避免读写数据冲突，直至读取完所有所需数据。
76.相较于通过增加一个sram的方式，本技术实施例通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且asic在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；且在数据读取过程中，读指针根据cpu读取顺序移动，无论是否正在写入，写指针不会超过读指针，即不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性，尤其在写入速度高于读取速度时。
77.作为第一示例，以m为2为例，cpu每次请求数据，仅需要最近两帧图像的统计数据，则例化一个数据组(每个存储单元存储一组数据)数量为2，数据组深度(即每组数据由多少个数据构成)为2的fifo存储模块，且fifo存储模块包括m+1个存储单元，即占用空间为组深度*3。
78.具体地，参见图2，m+1个存储单元分别为存储单元0、存储单元1、存储单元2；每个存储单元存储一组数据，每组数据包括3个数据，每个数据占据一行；如存储单元0所示，其存储数据1，数据1的三个数据分别存储数据1_1行、数据1_2行、数据1_3行。
79.在写入数据时，第一帧数据(即第一组数据)放到地址0对应的存储单元0，第二帧
数据放到地址1对应的存储单元1；第二帧存储完成后，fifo的读指针在地址0，写指针在地址2(其中，读指针、写指针分离)。
80.当第三帧数据到来时，从地址2开始写入。
81.第三帧写完后，若cpu没有读取数据，则写指针跳到地址0，读指针直接跳到地址1。此时，原第一帧数据失效，最新数据为第二帧和第三帧数据，保证cpu来读时，都可以读到最新一帧的完整数据。其中，读指针单次转移距离为组深度。
82.第三帧写入过程中或写完后，若cpu正在读取数据，则此时读指针是从地址0开始读；其中，cpu读取时，通过fifo的锁定输入功能，将fifo锁定，在读取完成后，fifo解锁，第一帧和第二帧数据(数据1和数据2)被读走，且为了保持最新两帧数据，读指针从地址2移回地址1，写指针移到地址0。
83.读指针根据cpu读取顺序移动，无论是否正在写入，写指针不会超过读指针，即不会覆盖未读取的数据，避免出现数据丢失的情况。
84.读取完成后，fifo解锁，第一帧和第二帧数据(数据1和数据2)被读走。
85.可选地，本技术实施例中，所述装置包括：
86.参数确定模块，用于在所述获取模块301获取目标计算模块输出的第一数据之前，
87.确定所述读取操作的参数信息；其中，所述参数信息至少包括所述数据组数；
88.建立模块，用于根据所述参数信息，建立与所述读取操作对应的所述fifo存储模块。
89.可选地，本技术实施例中，所述装置还包括：
90.接收模块，用于接收所述cpu的读取操作；
91.地址确定模块，用于确定所述读取操作对应的第一读地址；
92.读取模块，用于根据所述第一读地址，从所述fifo存储模块中读取数据。
93.可选地，本技术实施例中，所述地址确定模块用于：
94.确定当前时刻的第一写地址；
95.将所述第一写地址添加一个组地址，得到读取操作对应的第一读地址。
96.可选地，本技术实施例中，所述装置包括：
97.屏蔽模块，用于在所述读取模块根据所述第一读地址，从所述fifo存储模块中读取数据之后，屏蔽所述fifo存储模块的数据写入操作。
98.可选地，本技术实施例中，所述屏蔽模块包括：
99.控制子模块，用于若存在执行过程中的数据写入操作，控制所述数据写入操作的第一写地址不超过当前时刻的读地址。
100.可选地，本技术实施例中，所述控制子模块用于：
101.若存在写入操作的第一写地址超过当前时刻的读地址，则丢弃所述写入操作所写入的数据。
102.本技术实施例提供的数据处理装置能够实现图1至图2的方法实施例中实现的各个过程，为避免重复，这里不再赘述。
103.本技术提供的数据处理装置，获取模块301获取目标计算模块输出的第一数据；写入模块302确定所述电子设备的fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述fifo存储模块为与cpu的读取操作对应的存储模块，所述
fifo存储模块至少包括m+1个存储单元；通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性。
104.本技术实施例的数据处理装置可执行本技术实施例所提供的数据处理方法，其实现原理相类似，本技术各实施例中的数据处理装置中的各模块、单元所执行的动作是与本技术各实施例中的数据处理方法中的步骤相对应的，对于数据处理装置的各模块的详细功能描述具体可以参见前文中所示的对应的数据处理方法中的描述，此处不再赘述。
105.基于与本技术的实施例中所示的方法相同的原理，本技术实施例还提供了一种电子设备，该电子设备可以包括但不限于：处理器和存储器；存储器，用于存储计算机程序；处理器，用于通过调用计算机程序执行本技术任一可选实施例所示的数据处理方法。与现有技术相比，本技术提供的数据处理方法，获取目标计算模块输出的第一数据；确定所述电子设备的fifo存储模块的写地址，将所述第一数据写入至所述写地址对应的存储单元；其中，所述fifo存储模块为与cpu的读取操作对应的存储模块，所述fifo存储模块至少包括m+1个存储单元；通过设置m的数值，可以简便增加读取数据的帧数，增加了灵活性；且在写数据时，可以不考虑地址等操作，直接写入fifo即可，操作便捷；在数据读取过程中，不会覆盖未读取的数据，避免出现数据丢失的情况，保证数据的安全性。
106.在一个可选实施例中，还提供了一种电子设备，如图4所示，图4所示的电子设备4000包括：处理器4001和存储器4003。其中，处理器4001和存储器4003相连，如通过总线4002相连。可选地，电子设备4000还可以包括收发器4004，收发器4004可以用于该电子设备与其他电子设备之间的数据交互，如数据的发送和/或数据的接收等。需要说明的是，实际应用中收发器4004不限于一个，该电子设备4000的结构并不构成对本技术实施例的限定。
107.处理器4001可以是cpu(central processing unit，中央处理器)，通用处理器，dsp(digital signal processor，数据信号处理器)，asic(application specific integrated circuit，专用集成电路)，fpga(field programmable gate array，现场可编程门阵列)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本技术公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器4001也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，dsp和微处理器的组合等。
108.总线4002可包括一通路，在上述组件之间传送信息。总线4002可以是pci(peripheral component interconnect，外设部件互连标准)总线或eisa(extended industry standard architecture，扩展工业标准结构)总线等。总线4002可以分为地址总线、数据总线、控制总线等。为便于表示，图4中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
109.存储器4003可以是rom(read only memory，只读存储器)或可存储静态信息和指令的其他类型的静态存储设备，ram(random access memory，随机存取存储器)或者可存储信息和指令的其他类型的动态存储设备，也可以是eeprom(electrically erasable programmable read only memory，电可擦可编程只读存储器)、cd-rom(compact disc read only memory，只读光盘)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质、其他磁存储设备、或者能够用于携带或存储计算
机程序并能够由计算机读取的任何其他介质，在此不做限定。
110.存储器4003用于存储执行本技术实施例的计算机程序，并由处理器4001来控制执行。处理器4001用于执行存储器4003中存储的计算机程序，以实现前述方法实施例所示的步骤。
111.其中，电子设备包括但不限于：移动电话、笔记本电脑、数字广播接收器、pda(个人数字助理)、pad(平板电脑)、pmp(便携式多媒体播放器)、车载终端(例如车载导航终端)等等的移动终端以及诸如数字tv、台式计算机等等的固定终端。图4示出的电子设备仅仅是一个示例，不应对本技术实施例的功能和使用范围带来任何限制。
112.本技术实施例提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时可实现前述方法实施例的步骤及相应内容。
113.本技术实施例还提供了一种计算机程序产品，包括计算机程序，计算机程序被处理器执行时可实现前述方法实施例的步骤及相应内容。
114.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”、“1”、“2”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除图示或文字描述以外的顺序实施。
115.应该理解的是，虽然本技术实施例的流程图中通过箭头指示各个操作步骤，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本技术实施例的一些实施场景中，各流程图中的实施步骤可以按照需求以其他的顺序执行。此外，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，这些子步骤或者阶段中的每个子步骤或者阶段也可以分别在不同的时刻被执行。在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本技术实施例对此不限制。
116.以上所述仅是本技术部分实施场景的可选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术的方案技术构思的前提下，采用基于本技术技术思想的其他类似实施手段，同样属于本技术实施例的保护范畴。