专利名称：全微分取样保持加法电路的制作方法
技术领域：
本发明涉及一种取样保持加法电路，具体地，涉及一种特别适用于模拟集成电路设计的全微分取样保持加法电路。
大家都知道，全微分电路是可以用来避免单端运算放大器中干扰的不利影响，而且可以保持精确输出的。因此在处理模拟信号时经常采用全微分电路。特别是在相互转换数字信号和模拟信号时经常采用全微分取样保持电路来进行转换和保持精确的输出。
在许多应用场合，有时候希望能将全微分信号加到单端电压信号上。美国纽约CBS学会出版社出版的Adel S.Sedra和Kenneth C.Smith著的《微电子电路》(“Microelectronic Circuits”)一书中论述了单端信号和全微分信号，并将它们加以对比。在一般全微分取样保持电路的设计中，通常是将单端信号通过一个单端连接到全微分转换器和加法电路上实现的。在集成电路进行这种电路布局时，上述设计就要占用半导体介质的大片表面，而且其精度并不理想。这种设计所需用的附加电路，除需要占用额外的硅表面之外，还降低了电路的反应速度，这可能会给某些应场合带来种种困难。因此总希望提供这样一种经改进的全微分取样保持电路，这种电路既能将单端信号与全微分信号相加，又不存在上述困难。
本发明用以将单端信号VAUX与全微分信号V和-V相加的全微分取样保持电路包括;
一运算放大器，具有第一和第二输出端和第一和第二输入端;
电容装置;和开关装置，用以将单端信号和全微分信号接到电容装置和放大器上，使放大器在其两个输出端上提供两个输出信号，该两个输出信号的差基本上等于aV+bVaux，其中a、b为常数。
在最佳实施例中，电容装置包括多个电容器，开关装置在第一时刻将单端信号通过一些电容器接到放大器的第一输出端上，在第一时刻之后的第二时刻将单端信号通过电容装置的其它电容器接到放大器的一个输入端，使放大器提供所述两个输出信号。因此本发明的取样保持加法电路不需要单端-全微分信号转换器。该电路放入半导体介质中时，所使用的电容器和开关只需很小面积。
按照本发明的最佳实施例，本发明的全微分取样保持电路包括运算放大器、第一电容器C1、第二电容器C5、第三电容器C2和第四电容器C6，该运算放大器具有第一和第二输出端以及第一和第二输入端，第一电容器C1和第二电容器C5分别用以将电路的第一和第二输入端耦合到第一通路上，第三电容器C2和第四电容器C6则用以将电路的第三和第四输入端耦合到第二通路上。该电路有一个第一反馈装置和一个第二反馈装置，第一反馈装置包括连接着放大器的第一输入端和第一输出端的第五电容器C3，第二反馈元件则包括连接着放大器的第二输入端和第二输出端的第六电容器C4。该电路还包括第七电容器C7、第八电容器C8和开关装置。
在第一时刻，开关装置将单端电压Vaux和电压V分别接到电路的第一和第二输入端，将电压-V和基准电压分别接到电路的第三和第四输入端，将第七电容器连接在放大器第一输出端与基准电压或放大器第一输入端之间，将第八电容器连接在放大器第二输出端与基准电压或放大器第二输入端之间，并将第一和第二通路分别接到放大器的第一和第二输出端上。
在第一时刻之后的第二时刻，开关装置将第一、第二和第三输入端接到基准电压上，将电路的第四输入端接到单端电压Vaux上，将第一和第二通路分别连接到第一和第二输入端上，将第七电容器连接在放大器第一输入端与基准电压之间，并将第八电容器连接在放大器第二输入端与基准电压之间。这样就使放大器两输出端之间的电位差大致上等于aV+bVaux，其中a、b由电容器C1至C8确定。
图1是一般设计的全微分取样保持基本电路的原理电路图。
图2是控制图1电路中各开关的两个时钟信号的定时图。
图3A-3C是举例说明用图2的时钟电路控制图1电路的原理电路图。
图3D是图3A中电容器C1-C8的各电容片上电荷的一览表。
图4是说明一般设计的全微分取样保持加法电路和其它能将全微分信号与单端信号相加的有关线路的方框图。
图5是说明本发明第一实施例的全微分取样保持加法电路的原理电路图。
图6A-6C是说明图5电路工作情况的原理电路图。
图6D是说明图6A中电容器C1-C8上电荷的一览表。
图7是说明本发明第二实施例的全微分取样保持加法电路的原理电路图。
图8A-8C是说明图7电路的工作情况的原理电路图。
图8D是说明图8A电路中电容器C1-C8上电荷的一览表。
图1是一般设计的全微分取样保持电路的原理电路图。如图1所示，电容器C1-C4是电容基本相等的电容器，S1和S2是由象图2所示的那样不重叠时钟脉冲控制的开关。OP是个运算放大器。REZ(+)和REZ(-)分别为全微分逻辑的正回零和负回输入信号。SAM(+)和SAM(-)分别为全微分取样保持电路10的正输出信号和负输出信号。
开关S1和S2由图2所示标以S1和S2的两个不重叠时钟脉冲信号控制。现在参看图2和图3A-3D更详细地说明图1的工作情况。在时间TI期间，图1中的开关S1接通，开关S2断开，从而使电路10变得与图3A的电路10A相同。在正常的全微分系统中，半个电路中各信号的大小与另半个电路的相同，只是信号的极性相反。因而在图1和图3A-3C中，电路10上半部(包括输入端12、输出端16)中各信号的大小与下半部的相同，只是两半部之间的极性相反。因此假设输出SAM(+)和SAM(-)在紧连T1之前的时间期间的大小分别为Vp和-Vp，则这时两输出的差值为2Vp。
回零正负输入REZ(+)、REZ(-)分别为V和-V时，两输出端之间的电位差最好为2V。运算放大器OP的补偿电压为△V，运算放大器OP的输入阻抗无穷大。因此可以求出电容器C1-C4左右两片上的电荷值，将其列于图3D的一览表中。
在时间T2期间，所有开关S1、S2都打开，于是图1的电路10变得与图3B的电路10B相同。电路的两个输出仍然为Vp、-Vp，因而差值为2Vp，在保持状态下保持这个值。
在时间T3期间，开关S2闭合，开关S1打开，于是电路10变得与图3C的电路10C一样。运算放大器OP的输入阻抗无穷大，输出阻抗小。因而放大器的两个输入端12和14基本上没有电流流入，也没有电流流出，但电流可能还会流入或流出两个输出端16、18。参看图3B，电容器C1右侧的电容片(以下称之为C1的“右片”)连接到第一通路20，电容器C2右片则连接到第二通路30。
如图3C中所示，在时间T3，通路20接放大器的输入端12，通路30接放大器的输入端14。如图3B和3C所示，电容器C3左侧的电容片(C3“左片”)始终也接到输入端12上，电容器C4左片始终接输入端14。这样，通路20、30分别接输入端12、14，电荷可在电容器C1、C2各右片与电容器C3、C4各左片之间流通时，根据电荷守恒定律，这四个电容片上的总电荷量仍然相同。
参看图3A和3B，通路20、30在时间T2分别与输出端16、18断开时，上述四个电容器各片上的电荷保持不变。因而在时间T1期间，电路10A中该四个电容片上的总电荷量与时间T3期间电路10C同四个电容片上的总电荷量相等。参看图3C，电容器C1、C2的左片接地，因而这些电容器右片上的电荷各为C△V。图3D中列出了在时间T1时C1-C4左右片上的各电荷。图3A中，C1右片和C3左片上的总电荷量为C(Vp-V)+C(△V-Vp)＝-CV+C△V (1)其中假设C1-C4各电容器的电容为C。
因此在时间T3期间，图3电路10C中电容器C3左片上的电荷为(-CV+C△V)-C△V＝-CV (2)于是，电容器C3右片上的电荷为CV，由于放大器OP引来补偿电压，输出SAM(+)为V+△V。同样，C2右片和C4左片上的总电荷量为C(-Vp+V)+C(△V+Vp)＝CV+C△V (3)在时间T3期间，电容器C4左片为(CV+C△V)-C△V＝CV (4)于是C4右片为-CV，从而使输出SAM(-)为-V+△V，两输出端之间的电位差变为2V。换句话说，在时间T3期间，电路10完成成对在时间T1期间馈到电路上的信号进行取样的功能。在时间T4期间，所有开关断开，因而电路的输出仍然相同，它们的差值2V保持不变，体现了电路的保持功能。
在许多应用场合中，总希望除能加输入电压V、-V外，还能加单端信号。在普通的设计中，这是通过象图4所示的那种布局将全微分取样保持电路连接到两个加法器上实现的。如图4所示，辅助信号Vaux先馈到全微分转换器41的单端上，以便将单输入Vaux转换成两个极性相反的信号Vaux和-Vaux。这两个输出经由模拟加法器42加到正常输入端REZ(+)、REZ(-)上，经相加的信号则馈到全微分取样保持电路上，使两输出端之间的电位差得到调整。
图4的设计不经济，将其制成集成电路时，各电阻器需要占据半导体介质的相当大表面，而所能达到的精度并不理想。如果采用图4的设计，则全微分转换器的单端需用两个运算放大器和两个电阻器。两个加法器42个个需用一个运算放大器和三个大型电阻器。显然，如此大量的放大器和电阻器要占用硅片的大量表面。此外，这种设计的精度不高。而且图4的设计涉及三个逻辑电平，因而其反应速度在许多应用场合可能太慢。因此希望能提供一种不存在上述缺点、经改进的全微分取样保持电路。
图5是说明本发明第一实施例的全微分取样保持电路的原理电路图。从图5可以清楚地看到，电路100只有一个运算放大器，没有电阻器，其余的组件则为电容器或开关。如下面即将详细说明的那样，电路100可以根据单端输入信号Vaux调节输出。因此电路100优于电路10在于，在半导体介质中所占面积小得多，而且精度更高。
为易于说明起见，假设电路100中诸电容器C1-C8的电容基本上都相同，都为C。S1表示一组接通时间与开关组S2不同的开关。在图5所示的最佳实施例中，在图2中S1旁边所示的，加到S1上的时钟脉冲信号处于高电平时，开关组S1接通，但该时钟脉冲信号处于低电平时断开。同样，图5的开关S2在图2中相应的时钟脉冲信号处于高电平时接通，但该时钟脉冲信号处于低电平时断开。如图2所示，控制开关S1和S2的时钟脉冲信号不重叠。和前面一样，图5中的REZ(+)和REZ(-)表示回零的正负输入信号。
图6A-6D的原理电路图、图6D的一览表和图2的定时图用以说明图100的工作情况。
在时间T1时，图5中的开关S1接通，开关S2断开，从而使电路100变得与图6A的电路100A一样。为简单说明起见，本申请各附图中相同的元件都标以相同的符号。为进行说明，假设在紧连时间T1之前的时间期间，输出端SAM(+)′和SAM(-)′分别处于Vp和-Vp，输入端REZ(+)和REZ(-)分别处于V和-V，且电容器C5上加有单端电压Vaux，如图6A所示。
为简化说明起见，假设电容器C1-C8个个的电容都是C。因此不难计算出图6A电路100A中八个电容器个个的左右片上的电荷，这些电荷值列于图6D的一览表中。在图2的时间T2期间，所有开关S1和S2都打开，因而图5的电路100成了图6B的电路100B。开关S1打开，因而没有电流流通，从而使八个电容器各对电容片上的电荷保持图6D一览表所示的值。
在时间T3期间，开关S2闭合，开关S1打开，因而图5的电路100变得和图6C的电路100C相同。在时间T1，图6A的通路102、104分别接放大器OP的输出端116、118。在时间T2期间，两通路102、104完全没有接到放大器上。在时间T3期间，通路102、104不是分别接到各输出端上而是分别接到输入端112、114上。
由于电荷是守恒的，因而电容器C5、C1右片上和电容器C7、C3左片上的电荷总量在时间T1、T2和T3期间仍然相同，因为实质上没有电流流进或流出放大器OP的输入端112。在时间T1期间，图6A中电容器C1、C3、C5和C7的上述各电容器片上的电荷总和如下C(Vp-V)+C(△V-Vp)+C(Vp-Vaux)+C(-Vp)＝C(-V-Vaux+△V) (5)在时间T3期间，由于图6C中电容器C1和C5各左片和电容器C7右片都接地，因而电容器C1、C5各右片上和电容器C7左片的电荷个个为C△V。因此电容器C3左片上的电荷为C(-V-Vaux+△V)-3 C△V＝C(-V-Vaux-2△V) (6)电容器C3右片上的电荷为(V+Vaux+2△V)。由于放大器OP加另一补偿电压△V，输出SAM(+)′为V+Vaux+3△V。同样，按照图6D的一览表，C2、C6右片上和C4、C8左片上在时间T1的电荷总量为C(-Vp+V)+C(△V+Vp)+C(-Vp)+C(Vp)＝C(V+△V) (7)在时间T3期间，C2右片上和C8左片上的电荷各为C△V，电容器C6右片上的电荷为C(△V-Vaux)，因而c4左片的电荷值为;
C(V+△V)-2 C△V-C(△V-Vaux)＝C(V+Vaux-2△V) (8)因此C4右片的电荷值为-V-Vaux+2 △V。由于放大器OP引入另一补偿电压△V，因而输出SAM(-)′为-V-Vaux+3△V。
因此两输出端SAM(+)′和SAM(-)′之间的电位差为(V+Vaux+3△V)-(-V-Vaux+3△V)＝2(V+Vaux) (9)因此电路100在上述工作情况下可以通过加辅助电压Vaux调节两输出端之间的电位差。
△V值变大对上述计算没有明显的影响，而且图5所示的实施例是独立加以补偿的。若加到全微分取样保持电路的输入功率充分的话，则图5的电路100还可以进一步简化成图7所示电路200的形式，这是说明本发明第二实施例的全微分取样保持电路200的原理电路图。
如图7所示，和图5的电路100比较，电容器C3、C7、C4和C8左边的开关取消了，在电路200中，这些电容器的左片始终接输入端112和114。电路200的开关S1、S2由图2所示的不重叠的时钟脉冲S1、S2控制，使得在时间T1、T2和T3期间。电路200分别成了图8A、8B和8C所示的电路200A、200B和200C。同样，可计算出该八个电容器两片上时间T1期间的电荷并将其列于图8D的表中。在时间T2期间，所有的开关都打开，但该八个电容器两片上的电荷保持原值，使其仍与图8D表中所列的值一样。
在时间T3期间，开关S2闭合。在此时间期间，电容器C1、C5右片上和电容器C7左片上的电荷各为C△V。这里再次应用电荷守恒定律可按先前同样的方式计算出电容器C3左片上的电荷C(Vp-V)+C(△V-Vp)+C(Vp-Vaux)+C(△V-Vp)-3C△V＝C(-V-Vaux-△V) (10)这样，电容器C3右片上的电荷为V+Vaux+△V;输出SAM(+)的值为V+Vaux+2△V，其中△V是由放大器OP引起的。
同样，电容器C4右片上的电荷可用下式求出C(-Vp+V)+C(△V+Vp)+C(-Vp)+C(△V+Vp)-2△V-C(△V-Vaux)＝C(V+Vaux-△V) (11)于是电容器C4左片上的电荷为-V-Vaux+△V;输出SAM(+)′的值为-V-Vaux+2△V，其中放大器OP又引入另一补偿电压△V。因而两输出端之间的电位差又为2(V+Vaux)。因此在上述控制系统中电路200又可以通过加Vaux来调节微分输出电位。
和图5的电路100比较，电路200需用的元件更少，因而制造成本更便宜。
这里在推导5-11式时系假定所使用的全部电容值都为c。但本发明的原理甚至还可应用于电容量不同时的情况。在这种情况下，运算放大器输出端之间的电位差为aV+bVaux，其中a、b为常数，其值由电容器C1-C8的电容值确定。
权利要求
1.一种全微分取样保持电路，用以将单端信号Vaux与全微分信号V和-V加起来；其特征在于该电路包括一运算放大器(OP)，具有第一和第二输出端和第一和第二输入端；电容装置(C1-C8)；和开关装置(S1，S2)，用以将单端信号和全微分信号接到电容装置和放大器上，使放大器在其两输出端上提供差值基本上等于aV+bVaux的两个输出信号，其中a、b为常数。
2.根据权利要求1所述的电路，其特征在于，所述电容装置包括多个电容器(C1-C8)，且所述开关装置(S1，S2)在第一时刻将单端信号Vaux经由其中一些电容器接到放大器的第一输出端，在第一时刻之后的第二时刻将单端信号Vaux经由其它电容器接到放大器的第二输入端，使放大器提供所述两输出信号。
3.根据权利要求1或2所述的电路，其特征在于，它还包括两个反馈通路，第一反馈通路包括用以连接所述第一输入端和第一输出端的电容器，第二反馈通路则包括用以连接所述第二输入端和第二输出端的电容器。
4.根据权利要求2或权利要求3所述的电路，其特征在于，所述电容装置包括第一电容器(C1)和第二电容器(C5)，分别用以将第一和第二电路输入端耦合到第一通路上，以及第三电容器(C2)和第四电容器(C6)，用以将第三和第四电路输入端耦合到第二通路上;还包括第七电容器(C7)和第八电容器(C8)，其中，所述开关装置在第一时刻将单端电压(Vaux)和电压(V)分别接到电路的第一和第二输入端上，将电压(-V)和基准电压分别接到电路的第三和第四输入端上，将第七电容器接在放大器第一输出端与基准电压或放大器第一输入端之间，将第八电容器接在放大器第二输出端与基准电压或放大器第二输入端之间，并将第一和第二通路分别接到放大器的第一和第二输出端上;且其中所述的开关装置在第二时刻将电路的第一、第二和第三输入端连接到基准电压上，并将电路的第四输入端连接到辅助电压(Vaux)上，将第一和第二通路分别接到放大器的第一和第二输入端上，将第七电容器连接在放大器第一输入端与基准电压之间，并将第八电容器连接在放大器第二输入端与基准电压之间，从而使放大器两输出端之间的电位差基本上为aV+bVaux，其中a、b为常数。
5.根据权利要求4所述的电路，其特征在于，开关装置(S1，S2)在第一与第二时刻之间的某一时间使第一、第二、第三和第四电容器从电路的四个输入端和从第一和第二通路断开，并使第七和第八电容器从广大器的输入端和输出端断开。
6.根据权利要求4或权利要求5所述的电路，其特征在于，在第一时刻，开关装置(S1)将第七电容器(C7)连接在放大器第一输出端与基准电压之间，并将第八电容器(C8)连接在放大器第二输出端与基准电压之间。
7.根据4至6任一权利要求所述的电路，其特征在于，在第一和第二时刻，第七电容器(C7)直接到放大器的第一输入端，第八电容器(C8)直接连接到放大器的第二输入端。
8.根据以上任一权利要求所述的电路，其特征在于，它还包括一不重叠时钟脉冲信号供应装置，用以提供两个不重叠的时钟脉冲信号，供控制开关装置之用。
全文摘要
一种全微分取样保持电路，用以将单端信号(Vaux)和全微分信号(V)和(-V)加起来，该电路包括一具有第一和第二输出端及第一和第二输入端的运算放大器(OP)、电容器(C1-C8)和开关(S1、S2)，供将单端信号和全微分信号连接到诸电容器和放大器之用。放大器(OP)在其两输出端上提供两输出信号，两输出信号的差值基本上为aV+bVaux，其中a、b为常数。
文档编号G06F7/64GK1061481SQ90109139
公开日1992年5月27日 申请日期1990年11月10日 优先权日1990年11月10日
发明者李光陆, 邱显益 申请人:宏其电脑股份有限公司