专利名称：三维计算机图形设备的制作方法
技术领域：
本发明涉及一种三维计算机图形设备，它具有对自设备内部所包括的多个并行处理单元kk例如并行连接的处理器模块kk所输出的多个图形数据指定其处理次序的功能。
一般而言，在三维计算机图形设备中，需要将三维模型(即目标)转换为二维图象以在设备上显示，步骤如下第一，在三维模型中确定视点和光源;第二，根据视点和光源从三维模型确定图形数据;第三，在设备内对图形数据进行几何转换。几何转换包括纵坐标计算、剪取操作及色彩浓度计算等等。
另外，在几何转换之后，要对每个几何转换的结果执行预绘制处理，例如，范围产生处理。最后，在预绘制处理之后，对预绘制处理的结果进行绘制处理，例如，跨越和擦除处理。结果是，根据视点，三维模型的图形数据得以转换为将要在设备上进行显示的二维图象。
例如在本结构中，处理器模块用于几何转换和预绘制处理，而处理器模块也用于绘制处理。
一般地，为高速执行上述处理，设备包括多个并行处理单元，例如，并行连接的处理器模块。这些处理器模块形成为流水线结构，图形数据在流经每条流水线时则得以并行顺序处理。
在上述流水线处理中，不可能指定图形数据的处理次序。这是因为，来自每条流水线的数据对于每个数据串而言是并行顺序处理的。即，当检测到数据串中的一个中断时，对于另一条流水线，下一数据串得以并行顺序处理，这是在没有操作员的指定下进行的。
于是，如果操作员希望指定图形数据的处理次序，则需要使一条流水线操作以进行处理次序的指定，并且暂时停止其他流水线的处理。上述指定的结果是，在整个设备吞吐量恶化时将产生问题。
本发明的目的是提供一种三维计算机图形设备，它具有一种功能，可对自设备内部所包括的多个并行处理单元k例如并行连接的处理器模块k所输出的多个图形数据指定其处理次序。
根据本发明，所提供的一种三维计算机图形设备包括一个中央处理单元CPU，用作图形数据管理单元;多个处理器模块，操作上连接于中央处理单元，每个处理器模块执行图形数据的几何转换和预绘制处理，并且进而输出一个同步命令;一个分配器，操作上连接于各处理器模块;多个绘制处理器，操作上连接于分配器，每个绘制处理器根据图形数据执行绘制处理;以及一个监视器，操作上连接于各绘制处理器，用于显示图形数据。
分配器还包括多个先进先出缓冲区(输入FIFO)，每一个连接于相应的处理器模块，用于顺序储存由处理器模块所输出的图形数据和同步命令所组成的数据;多个先进先出缓冲区(输出FIFO)，每一个连接于相应的绘制处理器，用于顺序储存图形数据;以及一个先择分配单元，设置在输入FIFO和输出FIFO之间，用于选择来自输入FIFO的数据之一。当所选定的数据代表图形数据时，向输出FIFO输出图形数据，当所选定的数据代表同步命令时，在上述选择之后，禁止选择来自相应输入FIFO的数据，并且当所有输入FIFO进入一种选择禁止状态时，由同步命令释放选择禁止。
在最佳实施例中，选择分配单元包括一个开关/选择单元和一个决定/开关单元;开关/选择单元具有一个多路复用器，用于有选择地输出来自输入FIFO的数据，和一个目的选择单元，用于将图形数据分配到一个或多个输出FIFO;而决定/开关单元，则具有一个同步命令决定单元，用于根据来自CPU的控制信号输出一选择禁止信号，一个命令分析单元，用于将同步命令输出到决定单元，一个输入选择单元，用于接收选择禁止信号和向多路复用器输出一个输入控制信号，一个输出控制单元，用于接收来自多路复用器的数据，并且向目的选择单元输出一个目的控制信号，和一个输入数据决定单元，用于接收来自输入FIFO的数据。
在另一实施例中，决定/开关单元还包括一个控制寄存器，设置在CPU与决定单元之间，用于储存指示处理器模块的使用和未使用状态的位，并且当决定单元接到来自控制寄存器的“未使用”时，产生选择禁止信号并送至输入选择单元。
又在另一实施例中，控制寄存器具有数个与处理器模块数目相应的位。
又在另一实施例中，位“0”指“使用”，位“1”指“未使用”。
在另一实施例中，当处理器模块之一出现故障时，分配器自故障处理器模块输出一个伪同步命令。
在附图中
图1是解释本发明原理的解释图;
图2是根据本发明一实施例的分配器的示意框图;
图3示出在正常操作时输入到每个输入FIFO的数据例;
图4是正常操作时的分配操作的解释图;
图5示出包括同步命令的输入数据例;
图6是利用同步命令的输出数据的解释图;
图7是故障处理器模块的解释图;
图8是根据本发明另一实施例的分配器的示意框图;
图9是故障处理器模块的操作解释图;
图10是根据本发明的单元11和12的详细框图;以及图11是利用本发明的三维计算机图形显示设备的示意框图。
本发明的特征在于用于指定处理次序的同步命令。另外，本发明的特征在于在流水线处理中控制图形数据的处理次序的方法。这种指定的结果是，能够在显示器上实现真实图象的显示。
仅当用户试图利用一特定命令来指定流水线处理的处理次序时，这种控制才得以执行。本发明中，下文将该特定命令称为“同步命令”。这意味着特定流水线处理是与另一流水线处理同步执行的。
如下文详述，当一个分配器(见图11)自处理器模块接收同步命令时，该分配器并不处理已由处理器模块输入到该分配器的数据，它搜索已输入的下一数据。然后，当该分配器收到来自所有处理器模块的同步命令时，此分配器释放所有同步命令，并返回到正常处理次序，以处理来自处理器模块的下一图形数据。根据上述简单的处理过程，能够指定流水线的处理次序。
图1是解释本发明原理的解释图。在图1中，参考号1-1和1-2指输入所用的先进先出缓冲区(下文称为输入FIFO)，参考号10-1和10-2指输出所用的先进先出缓冲区(下文称为输出FIFO)。另外，参考号11、12指选择分配装置。如上所述，PM1和PM2指处理器模块，而DP1和DP2指绘制模块。各输入FIFO9-1、输出FIFO10-1和10-2以及选择分配装置11、12设置在图11的分配器装置4内。
如图1所示，有两个处理器模块PM1和PM2、两个输入FIFO、一个选择分配装置11、12，以及两个输出FIFO。来自处理器模块PM1的图形数据或同步命令被顺序储存到输入FIFO9-1的地址＃1至地址＃5的单元中，来自处理器模块PM2的图形数据或同步命令顺序储存到输入FIFO9-2的地址＃1至＃5的单元中。因此，每个输入FIFO储存图形数据或同步命令。来自输入FI-FO9-1和9-2的读数据(即图形数据或同步命令)被送至选择分配装置11、12。选择分配装置检测所读数据，并且将图形数据按下文所述的方法有选择地发送至相应的输出FIFO。
选择分配装置11、12选择一个读数据(即，来自每个输入FI-FO的输出数据)。当所选择的输出数据代表图形数据时，选择分配装置11、12将数据原封不动地发送到输出FIFO。当所选择的输出数据代表同步命令时，在该选择之后，选择分配装置11、12禁止从相应的输入FIFO选择输出数据。
当所有读数据代表同步命令时，所有输入FIFO进入一种禁止状态。在该状态中，选择分配装置11、12释放所有同步命令，并返回到正常操作。上述操作将在下文详细给予解释。
另外，作为本发明的另一实施例，在主计算机和决定/开关单元12之间设置一个控制寄存器(见图10)。该控制寄存器暂时储存用于指明处理器模块的使用/未使用状态的位(该实施例中为四位)。当该位指明未使用(例如为“1”)时，选择分配装置11、12禁止选择与该处理器模块相对应的输入FIFO的所读数据。
现参照图1简要解释选择分配装置的操作。在图1中，＃1至＃5指每个输入FIFO内的地址。
首先，选择分配装置11、12选择地址＃1单元中的图形数据A(1)，它是由输入FIFO9-1输出的。当选择完成时，输入FIFO9-1的读指针(未示出)增1，并且从输入FIFO9-1输出地址＃2单元中的图形数据A(2)。所选择的图形数据A(1)送至输出FIFO10-1或10-2。
其次，选择分配装置11、12选择地址＃1单元中的同步命令，它是由输入FIFO9-2输出的。当选择完成时，输入FIFO9-2的读指针增1，并且从输入FIFO9-2输出地址＃2的图形数据B(1)。在该情形下，因为所选择的输出代表同步命令，所以在该选择之后，选择分配装置并不选择输入FIFO9-2的输出。意即，输入FIFO9-2进入一种选择禁止状态。
接着，选择分配装置11、12选择地址＃2单元中的图形数据A(2)，它是由输入FIFO9-1输出的。当选择完成时，输入FIFO9-1的读指针增1，并且从输入FIFO9-1输出地址＃3单元中的同步命令。将所选择的图形数据A(2)送至输出FIFO10-1或输出FIFO10-2。
然后，选择分配装置11、12选择地址＃3单元中的同步命令，这是由输入FIFO9-1输出的。当选择完成时，输入FIFO9-1的读指针增1，并且从输入FIFO9-1输出地址＃4单元中的同步命令。因为所选择的输出代表同步命令，所以在该选择之后，选择分配装置禁止选择输入FIFO9-1的输出。意即，输入FIFO9-1进入一种选择禁止状态。
因为输入FIFO9-1和9-2进入一种选择禁止状态，所以，选择分配装置11、12释放同步命令，以停止禁止状态。
在释放时，假设输入FIFO9-2具有的选择优先权高于输入FIFO9-1。选择分配装置11、12选择地址＃2单元中的图形数据B(1)，它已由输入FIFO9-2输出。当选择完成时，输入FIFO9-2的读指针增1，并且从输入FIFO9-2输出地址＃3单元中的同步命令。所选择的图形数据B(1)送至输出FIFO10-1或输出FI-FO10-2。
接下来，选择分配装置11、12选择地址＃4单元中的同步命令，它是由输入FIFO9-1输出的。当选择完成时，输入FIFO9-1的读指针增1，并且从输入FIFO9-1输出地址＃5单元中的图形数据。因为所选择的输出代表同步命令，所以在该选择之后，选择分配装置11、12并不选择输入FIFO9-1的输出。意即，输入FIFO9-1进入一种选择禁止状态。
接着，选择分配装置11、12选择地址＃3单元中的同步命令，它是由输入FIFO9-2输出的。当选择完成时，输入FIFO9-2的读指针增1，并且从输入FIFO9-2输出地址＃4单元中的同步命令。因为所选择的输出代表同步命令，所以在该选择之后，选择分配装置11、12并不选择输入FIFO9-2的输出。意即，输入FIFO9-2进入一种选择禁止状态。
因为输入FIFO9-1和9-2进入选择禁止状态，所以选择分配装置再次释放同步命令，以停止该禁止状态。
因为输入FIFO9-1和9-2进入选择禁止状态，所以选择分配装置再次释放同步命令，以停止该禁止状态。
在释放时，假设输入FIFO9-1具有的选择优先权高于输入
FIFO9-2。选择分配装置11、12选择地址＃5单元中的图形数据C(1)，它是由输入FIFO9-1输出的。所选择的图形数据C(1)送至输出FIFO10-1或输出FIFO10-2。
另外，如上所述，当控制寄存器指明处理器模块PM2未使用时，输入FIFO9-2进入选择禁止状态，而此时选择分配装置11、12选择输入FIFO9-1的输出。
图2是根据本发明一实施例而给出的分配器的示意框图。如图2所示，分配器是由四个输入FIFO9-1至9-4、四个输出FIFO10-1至10-4以及设于输入FIFO与输出FIFO之间的开关/选择单元11形成的。本分配器的操作中利用了流水线处理。
开关/选择单元11的主要操作功能如下所述。假设设置“n”(本实施例中，n＝4)个输入作为开关/选择单元11的“n”个输入。开关/选择单元11具有“n+1”个状态，即，等待输入状态、读取No.1输入状态、读取No.2输入状态、…和读取No.n输入状态。这些状态的优先权次序在开关/选择单元11中预定。
在等待输入状态，优先次序按输入No.1＞No.2＞…＞No.n给定。意即，输入号越小，优先权次序越高。于是，当在开关/选择单元11中设置许多输入端时，最小的输入号将被选择。该情形下，No.1输入将作为下一个连接。
在读取No.1输入状态，优先权次序按输入No.2＞No.3＞…＞No.n＞No.1给定。该情形下，连接于开关/选择单元11从处理器的No.1输入具有最低的优先权，并且No.2输入将被选作为下一个连接。
根据上述优先次序进行输入的连接。因此，不可能改变输入数据的优先权次序，而不可能指定一个忽略上述步骤的优先权次序的特定处理次序。如果操作员希望指定特定处理次序，例如，如果操作员希望首先处理No.4输入，则仅有No.4输入被连接到开关/选择单元11，其他输入均禁止。然而，这种方法具有一种缺陷，即它恶化了设备的吞吐量，因为仅有一条流水线处理得到执行。
为解决上述问题，如图1所解释的本发明中利用了同步命令。当从处理器模块PM向开关/选择单元11输入同步命令时，开关/选择单元11并不从同一输入FIFO选择读数据。即，因为开关/选择单元11接收同步命令，所以下次并不选择来自同一输入FIFO的读数据。因此，能够容易地仅连接指定的读数据，从而能够容易地指定特定的处理次序。当所有来自输入FIFO的数据变为同步命令时，开关/选择单元11转换到等待读数据状态，并且开始处理下一读数据。
图3示出在正常操作中数据被输入到每个输入FIFO的例子。正常操作中不使用同步命令。每个输入FIFO9-1至9-4储存各种图形数据，如图所示。即，所有输入FIFO中没有同步命令。尽管图形数据A(1)至A(3)代表一个图形目标的数据，但是这些数据被分为三部分，如输入FIFO9-1所示。开关/选择单元11从处理器模块PM1至PM4顺序地接收这些数据，并将它们送至输出FIFO10-1至10-4，如图4所示。
图4是正常操作中的分配操作的解释图。在图4中，输出FIFO10-1至10-4根据开关/选择单元11的分配结果储存各种图形数据。
即，开关/选择单元11将来自输出FIFO10-1的图形数据顺序分配到输出FIFO10-4。每个输出FIFO中的图形数据被顺序送至相应的绘制处理器，如图11所示。因此，因为未包括同步命令，所以图形数据管理单元1(在图11中，为主计算机CPU)不能指定处理次序。
图5示出包括同步命令的输入数据例。在图中，画斜线部分代表同步(SYNC)命令，其他部分代表图形数据。例如，输入FIFO9-1储存三个需要同时处理的图形数据A(1)至A(3)，三个同步命令，以及图形数据E(1)。
同步命令按如下所述方式插入。例如，假设输入FIFO9-1的图形数据A(1)至A(3)(即来自处理器模块PM1的数据)代表一个图形目标，并且这三个图形数据必须仅由一个处理过程处理。于是如图所示，为了执行该处理，为处理器模块PM2、PM3和PM4提供同步命令。另外，对于图形数据B(1)，为处理器模块PM1、PM3和PM4提供同步命令。
当特定图形数据k例如上述A(1)至A(3)k需要利用同步命令进行上述处理时，主计算机(图11中的图形数据管理单元1)指示每个处理器模块PM，以输出同步命令。于是处理器模块PM产生同步命令，该同步命令具有在分配器中能被分析的形式。
将图5与图3相比，图5的数据量比图3的数据量显著增大。然而，实际上，图形数据是由十五或十六至几十个字形成的，而同步命令由一个字组成。因此，根据同步命令仅能增大百分之几。一般而言，图形数据由图形命令、数据长度和几个用于定义图形数据的参数形成。图5和6的操作将在图10中加以详述。
图6是利用同步命令的输出FIFO的输出数据的解释图。该图示出了输出处理过程。图5的输入FIFO内的数据被分配到每个输出FIFO，如图所示。由于有同步命令，所以选择来自输入FIFO9-1的输入，而不选择来自输入FIFO9-2至9-4的输入。图形数据A(1)至A(3)储存在输出FIFO10-1至10-4，如图6所示。继续这些步骤，直至在输入FIFO9-1中发现同步命令而止。图5和6的操作在图10中加以详述。
当所有输入具有同步命令时，释放所有同步命令，选择下一输入。即，在下一步骤，因为输入FIFO9-1、输入命令9-3和输入命令9-4具有同步命令，所以仅选择图形数据B(1)。
在处理图形数据B(1)之后，所有输入具有同步命令，所以释放所有同步命令并选择下一输入数据。即，在下一步骤，因为输入FI-FO9-1、输入命令9-2和输入命令9-4具有同步命令，所以仅选择图形数据C(1)。在开关/选择单元11中重复以上所解释的相同步骤，以使能够容易地指定流水线处理的次序。
下例为处理器模块中出现故障时的情况。根据本发明的同步命令使用如下。这些操作在图10中加以详细解释。
图7是故障处理器模块的解释图。在该情形下，假设处理器模块PM3故障。于是，输入FIFO9-3进入空余状态。分配器等待来自处理器模块PM3的同步命令。等待的结果是，设备进入故障状态。
图8是根据本发明另一实施例的分配器的示意框图。在图8中，参考号12指一个用于同步命令的决定/开关单元。决定/开关单元12接收输入FIFO的输出，并且也接收来自主计算机的控制信号。另外，决定/开关单元12具有解决由处理器模块故障所引起的问题的功能。决定/开关单元12由多个单元构成，如图10所示。该单元12接收来自主计算机(即图11中的图形数据管理单元)的控制信号，以及来自输入FIFO9-1至9-4的输入。
再者，决定/开关单元12具有多个位，用于指明相应处理器模块的状态(即，正常或故障)。例如，如图10所示，对故障处理器模块PM3设置位“1”。
图9是故障处理器模块的操作解释图。在本发明中，故障处理器模块PM3一直产生同步命令(该命令称为“伪同步命令”)。于是，如图所示，当另外三个模块具有同步命令时，释放包括伪同步命令的所有同步命令。图9的操作在图10中加以详细解释。
图10是根据本发明的开关/选择单元11和决定/开关12的详细框图。在图10中，参考号13指一个多路复用器，参考号14指一个目的选择单元，参考号15指一个同步命令决定单元，参考号16指一个命令分析单元，参考号17指一个输入选择单元，参考号18指一个输出控制单元，参考号19指一个输入数据决定单元，参考号20指一个控制寄存器。
开关/选择单元11包括多路复用器13和目的选择单元14。
决定/开关单元12包括同步命令决定单元15、命令分析单元16、输入选择单元17、输出控制单元18和输入数据决定单元19。
多路复用器13根据来自输入选择单元17的输入控制信号ICS有选择地输出来自输入FIFO1至4(相应于9-1至9-4)的输入数据。当选择完成时，所选择的FIFO的读指针(未示出)增1。
目的选择单元14，根据来自输出控制单元18的目的控制信号DCS，将图形数据分配到一个或多个输出FIFO1至4(相应于10-1至10-4)。
同步命令决定单元15接收来自命令分析单元16的同步命令SCS以及控制寄存器20的内容CS，并向输入选择单元17输出选择禁止信号SPS。决定单元15具有同步命令的接收标志。对每个处理器模块PM都设置该接收标志。决定单元15接收同步命令选择信号以及输入FIFO号，并将接收标志置为“1”。
选择禁止信号SPS由四位形成，相应于控制寄存器20。选择禁止信号能够通过将四个接收信号与控制寄存器20的内容进行“或”运算获得。例如，当控制寄存器20的内容为“0010”，而相应于输入FIFO9-1至9-4的接收标志给定为“1000”时，选择禁止信号成为“1010”，这是接收标志与控制寄存器20内容的“或”运算的结果。当选择禁止信号SPS变为“1111”时，决定电路15清除所有接收标志。
命令分析单元16分析多路复用器13的输出。当命令分析单元16检测到同步命令时，向决定电路15输出同步命令选择信号SCS和输入FIFO号。
输入选择单元17，根据来自决定单元15的选择禁止信号SPS以及来自输入数据决定单元19的决定结果，选择一个输入。例如，当选择禁止信号SPS给定为“1000”时，输入选择单元17不选择输入FIFO9-1。另外，当来自决定单元19的决定结果指明单元19不能选择输入单元9-2时，输入选择单元17则不选择输入FIFO9-2。
当来自多路复用器13的数据代表图形数据时，输出控制单元18开始工作。另外，输出控制单元18参考图形数据的参数确定要选择的输出FIFO，根据决定而产生并输出决定控制信号DCS。
输入数据决定单元19确定选择输入的可能性。例如，当输入FIFO9-1为空余时，则将该输入单元作为候选选择而予以排除。
控制寄存器20的各位相应于处理器模块的各位。例如，当处理器模块PM1未使用(即，输入FIFO9-1成为空余)时，控制寄存器20的首位(1)设为“1”。主计算机(即图形数据管理单元11)能够写该寄存器的内容(即，各个位)。
下面参照图5和6详述单元11和12的操作。在图5和6中，例如，处理器模块的优先权次序给定为PM2＞PM3＞PM4＞PM1，并且控制寄存器20的内容给定为“0000”。
首先，选择输入FIFO9-2的数据。因为输入数据代表同步命令，所以与输入FIFO9-2相应的接收标志设为“1”，并且选择禁止信号SPS设为“0100”。在该处理之后，禁止选择输入FIFO9-2。
其次，选择输入FIFO9-3的数据。因为该数据亦代表同步命令，所以与输入FIFO9-3相应的接收标志设为“1”，并且选择禁止信号SPS成为“0110”。在该处理之后，禁止选择输入FIFO9-3。
再者，选择输入FIFO9-4的数据。因为该数据亦代表同步命令，所以与输入FIFO9-4相应的接收标志设为“1”，并且选择禁止信号SPS成为“0111”。在该处理之后，禁止选择输入FIFO9-4。
然后，选择输入FIFO9-1的数据。因为该输入数据代表图形数据A(1)，所以将该图形数据A(1)写入输出FIFO10-1至10-3。
接着，因为选择禁止信号SPS设为“0111”，所以选择输入FIFO9-1的输入数据。因为该数据代表图形数据A(2)，所以将该图形数据A(2)写入输出FIFO10-1至10-3。
再者，因为选择禁止信号SPS设为“0111”，所以选择输入FIFO9-1的数据。因为该数据代表图形数据A(3)，所以将该图形数据A(3)写入输出FIFO10-4。
然后，因为选择禁止信号SPS设为“0111”，所以选择输入FIFO9-1的数据。在该情形下，因为该数据代表同步命令，所以与输入FIFO9-1相应的接收标志设为“1”，从而选择禁止信号设为“1111”。
因为所有选择禁止信号SPS都设为“1”(即，“1111”)，所以清除所有接收标志，使选择禁止信号SPS设为“0000”。
下面参照图9详细解释电路11和12的操作。在图9中，例如，处理器模块的优先权次序给定为PM1＞PM2＞PM3＞PM4，并且控制寄存器20的内容给定为“0010”。如上所述，处理器模块PM3故障，以致为输入FIFO9-3提供伪同步命令。
首先，选择输入FIFO9-1的数据。因为该数据代表同步命令，所以与输入FIFO9-1相应的接收标志设为“1”。于是，选择禁止信号SPS设为“1010”。在该选择之后，禁止选择输入FIFO9-1。
其次，选择输入FIFO9-2的数据。因为该数据亦代表同步命令，所以与输入FIFO9-2相应的接收标志设为“1”。于是，选择禁止信号SPS成为“1110”。在该选择之后，禁止选择输入FIFO9-2。
接着，由于为输入FIFO9-3提供了伪同步命令，所以与输入FIFO9-3相应的选择禁止信号设为“1”，使得输入FIFO9-3的数据得不到选择。于是，选择输入FIFO9-4的数据。因为该数据亦为同步命令，所以与输入FIFO9-4相应的接收标志设为“1”。于是，选择禁止信号SPS成为“1111”。在该选择之后，禁止选择输入FIFO9-4。
因为选择禁止信号SPS设为“1111”，使得所有位设为“1”，清除所有接收标志，并且选择禁止信号SPS返回到“0010”。
接着，选择输入FIFO9-1的数据。因为该数据代表同步命令，所以与输入FIFO9-1相应的接收标志设为“1”。于是，选择禁止信号SPS设为“1010”，并在该选择之后，禁止选择输入FIFO9-1。
然后，选择输入FIFO9-2的数据。因为该数据代表图形数据B(1)，所以将该图形数据B(1)送至输出FIFO。
因为与输入FIFO9-3相应的选择禁止信号SPS设为“1”，所以不选择输入FIFO9-3。
接着，选择输入FIFO9-4的数据。因为该数据代表同步命令，所以与输入FIFO9-4相应的接收标志设为“1”。于是，选择禁止信号SPS成为“1011”，并在该选择之后，禁止选择输入FIFO9-4。
再者，选择输入FIFO9-2的数据。因为该数据代表同步命令，所以与输入FIFO9-2相应的接收标志设为“1”。于是，选择禁止信号SPS成为“1111”，并在该选择之后，禁止选择输入FIFO9-2。
因为选择禁止信号设为“1111”，其所有位都成为“1”，所以清除所有接收标志，并将选择禁止信号SPS设为“0010”。对于所有FIFO(即，所有处理器模块)重复相同操作。
图11是利用本发明的三维计算机图形显示设备的示意框图。在图11中，参考号1指图形数据管理单元，例如由中央处理单元(CPU)形成，参考号2指一个图形数据存储器，参考号3指一个数据选择单元，以及PM1至PMn指处理器模块。另外，参考号4指一个分配器，DP1至DPn指绘制处理器，参考号5-1至5-n指Z-缓冲区，每个连接到绘制处理器DP，参考号6-1至6-n指帧缓冲区，每个连接到绘制处理器DP，参考号7指一个数一模(D/A)转换器，以及参考号8指一个显示单元，用作监视装置。
另外，每个处理器模块是由一个几何转换单元和一个预绘制处理单元形成的。绘制处理器DP1至DPn中的每一个对应于监视器8上所显示的图象的一部分区域，以执行图象处理。假设在设备中设置两个绘制处理器，则监视器上的图象即分为两个区域。
如上所述，设置多个多处理器以执行流水线处理，使得能够实现高速图象处理。另外，并行执行多个流水线的操作，以实现更高速的图象处理。
根据本发明，在利多个处理器的流水线处理中，能够利用同步命令容易地指定图形数据的处理次序，使得能够实现高速图形处理。
另外，本发明第二方面，是能够易于指定一个未使用的处理器模块，因为当处理器故障时，利用了伪同步命令。
权利要求
1.一种三维计算机图形设备，包括一个中央处理单元(CPU)，用作图形数据管理装置；多个处理器模块(PM1至PM4)，操作地连接于中央处理单元，每个处理器模块执行图形数据的几何转换和预绘制处理，并且进而输出一个同步命令；一个分配器装置(4)，操作上连接于各处理器模块；多个绘制处理器(DP1至DPn)，操作上连接于分配器装置，每个绘制处理器根据图形数据执行绘制处理；以及一个监视器装置(8)，操作上连接于各绘制处理器，用于显示图形数据；所述分配器装置还包括多个先进先出缓冲区(输入FIFO9-1至9-4)，每一个连接于相应的处理器模块，用于顺序储存由处理器模块所输出的图形数据和同步命令所组成的数据；多个先进先出缓冲区(输出FIFO10-1至10-4)，每一个连接于相应的绘制处理器，用于顺序储存图形数据；以及一个先择分配装置(11、12)，设置在输入FIFO和输出FIFO之间，用于选择来自输入FIFO的数据之一，当所选定的数据代表图形数据时，向输出FIFO输出图形数据，当所选定的数据代表同步命令时，在上述选择之后，禁止选择来自相应输入FIFO的数据，并且当所有输入FIFO进入一种选择禁止状态时，由同步命令释放选择禁止。
2.如权利要求1所述的三维计算机图形设备，其中所述选择分配装置(11、12)包括开关/选择单元(11)和决定/开关单元(12);开关/选择单元(11)，具有一个多路复用器(13)，用于有选择地输出来自输入FIFO的数据，和一个目的选择单元(14)，用于将图形数据分配到一个或多个输出FIFO;以及决定/开关单元(12)，具有一个同步命令决定单元(15)，用于根据来自CPU的控制信号输出一选择禁止信号，一个命令分析单元(16)，用于将同步命令输出到决定单元，一个输入选择单元(17)，用于接收选择禁止信号和向多路复用器输出一个输入控制信号，一个输出控制单元(18)，用于接收来自多路复用器的数据，并且向目的选择单元输出一个目的控制信号，和一个输入数据决定单元(19)，用于接收来自输入FIFO的数据。
3.如权利要求2所述的三维计算机图形设备，其中所述决定/开关单元(12)还包括一个控制寄存器(20)，设置在中央处理单元(CPU)与决定单元(15)之间，用于储存指示处理器模块的处于使用和未使用状态的位，并且当决定单元接到来自控制寄存器(20)的“未使用”信号时，产生选择禁止信号，并送至输入选择单元。
4.如权利要求3所述的三维计算机图形设备，其中所述控制寄存器具有与处理器模块数目相应的位。
5.如权利要求3所述的三维计算机图形设备，其中位“0”指“使用”状态，而位“1”指“未使用”状态。
6.如权利要求1所述的三维计算机图形设备，其中当某一个处理器模块故障时，分配器装置输出来自故障处理器模块的伪同步命令。
全文摘要
一种三维计算机图形设备，包括一个中央处理单元、多个处理器模块、一个分配器、多个绘制处理器以及一个监视器。分配器还包括多个输入FIFO、多个输出FIFO以及一个选择分配单元。
文档编号G06F15/17GK1088701SQ93114958
公开日1994年6月29日 申请日期1993年11月26日 优先权日1992年11月26日
发明者服部浩 申请人:富士通株式会社