专利名称：实用rom仿真型通用计算机开发系统的制作方法
技术领域：
本发明涉及一种计算机仿真开发系统(以下简称开发系统)，特别是一种通用的开发系统，它不必更换仿真头即可对各种以ROM(包括PROM、EPROM及EEPROM)芯片为程序存储器的目标计算机系统(以下简称目标系统)进行开发调试工作。
现有的开发系统可分CPU仿真和ROM仿真两类，前者以仿真CPU和仿真RAM代替目标系统的CPU和程序存储器，对目标系统进行调试开发，其缺点是仿真头部分不通用-开发不同种类CPU构成的目标系统需要更换不同的仿真头，目前市场上出售的开发系统都属于这类;后者以仿真RAM代替目标系统的程序存储器，对目标系统进行调试开发。这种开发系统是通用的，但目前这种类型的开发系统都没有解决如何设置断点、如何自动完成调试和仿真状态的切换及如何对目标CPU内部状态及其外部RAM进行读写操作等问题，因而开发功能十分有限。
本发明的任务是要提供一种通用的开发系统，它不需更换仿真头即可对各种以ROM芯片为程序存储器的目标系统进行开发调试工作，其具备目前市场上出售的CPU仿真型开发系统的所有功能。
本发明涉及的开发系统属于ROM仿真型。ROM仿真型开发系统的功能要达到一般市售CPU仿真型开发系统的水平就必须解决断点设置、状态自动切换和CPU内部状态及其外部RAM读写操作这几个问题。前两个问题可通过设置断点判断和状态控制逻辑来实现。第三个问题实现比较复杂，因为目标CPU在其程序存储器插座上不会产生写有效信号，所以无法用常规方法来了解目标CPU的内部状态。本发明涉及的开发系统是通过如下方法完成的当目标CPU执行到断点地址以后，仿真头中控制逻辑使目标CPU执行一段调试程序，该程序与仿真头中控制逻辑配合可使某时刻目标CPU的某内部状态反应到仿真总线上而被接在仿真总线上的锁存器锁存，仿真头通过该锁存器来了解目标CPU内部状态。采用上述方法使目标CPU执行相应功能的调试程序段可使目标CPU完成改变内部状态、或对其外部RAM进行读写操作等任务。
以下将结合附图
对本发明作进一步的详细描述。
图一是本发明的一种具体结构的逻辑线路图。(图中仅画出仿真头部分，其他部分与一般开发系统相同)。
图中CT为28脚仿真插头，开发时它被插在目标系统的程序存储器插座上;U0为8255(可编程并行接口)，开发系统的主机系统(以下简称系统)通过它来控制仿真头的各种操作;U1为62256(32KRAM)，它做为仿真存储器，用来存放被调试的目标程序;U2为6264(3KRAM)，它的低4K做为断点地址存储器，其中的每位对应62256的每个地址，置“1”表示该位对应的地址为断点地址，它与U3(74LS151--八选一数据选择器)在仿真状态中构成断点地址判断逻辑;U2高4K在调试状态中做暂存RAM;U5和U6均为74LS373(八位三态输出锁存器)，二者共同存放一条两字节无条转向指令-PC←PC-2;U7和U9均为74LS245(八位双向总线开关)，它们与U8(74LS373)共同构成仿真存储器与仿真总线间的逻辑开关;U8兼做目标CPU的状态锁存器，用来锁存断点处目标CPU地址总线A0-A7的状态;U4(74LS245)在仿真时用来切断仿真存储器与断点地址判断逻辑间的逻辑通路;U10为74LS139(双2-4译码器)，U11和U12均为74LS74(双D触发器);U10、U11和U12与其它门电路共同构成仿真头控制逻辑。
使用时，先将CT插入目标系统程序存储器插座，然后使开发系统复位，系统复位信号使U11_1、U11_2、U12_1及U12_1全部置“1”，然后系统通过U0将目标程序装入U1、将断点地址装入U2，再将一条两字节无条件转移指令(PC←PC-2)装入U5和U6。开发时使目标系统加电复位，此时仿真头处于调试状态U7、U8、U9构成的逻辑开关被关闭;目标CPU读程序存储器信号反复使U5和U6的输出有效，使目标CPU被迫反复执行PC←PC-2指令，从而使目标CPU中程序计数器“原地踏步”。然后使仿真头进入仿真状态，其方法是通过U0使U10_2的Y2端有效(低电平)，则U11_2的CP端为低电平，然后将U0各口线全部设置为输入状态，由于PC7有上拉电阻呈高电平，从而使U10_1和U10_2各输出端为高电平，因而在U11_2的CP端出现一个正跳变而使其置“0”，在目标CPU读完一条完整的PC←PC-2指令后，U12_1的CP端也出现一个正跳变而使其置“0”，仿真头进入仿真状态U7、U8、U9构成的逻辑开关被打开;U5和U6的输出被封锁;目标CPU执行U1中的目标程度，遇到断点时U3的输出使U12_1置“1”，仿真头返回调试状态并向系统发出中断请求。系统响应中断后可通过U0对U1进行读写操作。对目标CPU内部状态及其外部RAM的操作可如下完成将原断点处以下若干字节目标程序移至U2高4K暂存，将一段调试程序(该程序的作用是使目标CPU的某内部状态在执行至断点时出现在A0-A7上)替换进原目标程序位置，并在程序结束处设断点，然后使仿真头进入仿真状态，这时目标CPU并没有执行目标程序而是在执行该调试程序，执行到断点后返回调试状态，此时目标CPU的某内部状态已被锁存在U3中可供U0读取。最后仿真头仍采用上述方法使目标CPU执行一段恢复状态程序来恢复其内部可能被破坏的状态并返回原断点地址，仿真头将原目标程序挪回原位并重新设置断点后可使其继续执行目标程序。改变目标CPU内部状态及对其外部RAM进行读写操作可采用上述方法执行相应的调试程序段来完成。在整个仿真开发过程中，目标CPU在开发系统控制下，同开发系统一起交替对仿真存储器进行操作，共同完成开发调试工作。
图中设置了联机开关K，当使用两个或多个仿真头联机开发8位以上CPU构成的目标系统时，将各仿真头的A点复接，并使其中一个仿真头的K闭合(输出同步控制信号)，其他仿真头中的K断开(接收同步信号)，这样，系统就可同时使用多个仿真头对8位以上CPU构成的目标系统进行开发调试工作。
上面介绍的计算机开发系统按上述方法可以仿真2764、27128、27256等ROM芯片来开发各种不同的目标系统，增加仿真RAM的容量可仿真27512等更高容量的芯片，它可完成读写目标程序、读写目标CPU内部状态及其外部RAM、设置断点、单步执行(每条指令都设置断点)等功能。开发不同CPU构成的目标系统只需执行不同的仿真开发程序即可。
本发明涉及的开发系统的结构也可做成一个单独的仿真头，它与目标CPU共同构成一个完整的开发系统。图二是其一种具体结构的逻辑原理图。图中CT为28脚仿真插头;U0为8255，用来做键盘、发光数码管显示器及串行口的接口;U1为27256(32KEPROM)，其中存放着各种CPU的监控及仿真调试程序;U2(62256)为仿真存储器，用来存放被开发的目标程序;U5、U6和U7均为74LS244(八位单向总线开关)，它们在仿真总线上起驱动作用;U3(74LS373)为目标CPU的状态锁存器，它在写操作中做数据暂存器-由于目标CPU在其程序存储器插座上不会产生写有效信号，因此，目标CPU对仿真头中RAM及I/0口的写操作是通过监控程序与CON(仿真头控制逻辑-包括断点判断、状态自动转换、写操作控制等逻辑)相配合分写暂存寄存器和写操作两步完成的。
权利要求
1.一种计算机仿真开发系统(以下简称开发系统)，它不必更换仿真头即可对各种以ROM(包括PROM、EPROM、EEPROM)为程序存储器的目标计算机系统进行调试开发。其特征在于A、采用ROM仿真形式。B、设有断点判断和状态控制逻辑。C、通过使目标CPU执行某段调试程序而使其内部某状态反应在仿真总线上而被连接在仿真总线上的锁存器锁存的方法来了解目标CPU的内部状态。D、通过使目标CPU执行某段调试程序来改变其内部状态或对其外部RAM进行读写操作。
2.按权力要求1规定的开发系统，其特征是连接在仿真总线上的锁存器仅接在仿真总线A0-A7上。
3.按权力要求1、2规定的开发系统，其特征是当目标CPU执行至断点时，仿真头中硬件逻辑迫使目标CPU反复执行PC←PC-2指令，从而使目标CPU内程序计数器“原地踏步”，然后再对仿真存储器进行读写操作。
4.按权力要求1、2、3规定的开发系统，其特征是目标CPU在开发系统的控制下，同开发系统一起在整个仿真开发过程中交替对仿真存储器进行操作，共同完成开发调试工作。
5.按权力要求1、2规定的开发系统，其特征是开发系统被做成单独的仿真头，它与目标CPU共同构成一个完整的开发系统。
6.按权力要求1、2、5规定的开发系统，其特征是目标CPU对仿真头的写操作是通过仿真头中的监控程度与控制逻辑相配合分写暂存寄存器(即目标CPU状态锁存器)和写操作两步完成的。
全文摘要
本发明公开了一种不必更换仿真头即可对各种不同目标计算机系统进行开发调试的计算机仿真开发系统，它采用ROM仿真形式，通过设置断点判断和状态控制逻辑来完成断点设置和状态自动切换，通过使目标CPU执行某段调试程序而使其内部某状态反应在仿真总线上而被连接在该总线上的锁存器锁存的方法来了解目标CPU内部状态，通过使目标CPU执行某段调试程序来改变其内部状态或对其外部RAM进行读写操作，从而使其具备一般市售CPU仿真型计算机仿真开发系统的所有功能。
文档编号G06F17/00GK1087188SQ93117609
公开日1994年5月25日 申请日期1993年9月10日 优先权日1993年9月10日
发明者阎辛 申请人:阎辛