专利名称：电路面积小的数字积分器和应用该积分器的模/数转换器的制作方法
技术领域：
本发明涉及信号处理器，具体涉及数字积分器。
由于∑-△数据转换器依赖精确的定时而不依赖精确的匹配元件而易于制造成集成电路形式，因而得到广泛的应用。∑-△技术通常兼用于模/数转换器(ADC)和数/模转换器(DAC)。供ADC使用的一阶∑-△调制器从接收的模拟输入信号中减去反馈信号，以提供一个误差信号。该误差信号被积分，并将积分的误差信号输入到一个量化器。该量化器将积分的误差信号转化为有限数目的状态之中的一个状态，以提供出ADC中∑-△调制器部分的输出。这个调制器输出提供一个反馈DAC的输入端上，该反馈DAC的输出端提供一个反馈信号。量化器的数字输出的密度与信号的模拟电平成比例。然而，需要一个抽取器(decimator)来根据上述输出构成数字输出码，并衰减量化噪声，以使∑-△调制器增强阻带内的性能。
1比特量化器通常被采用，以使∑-△调制器的输出成为单一比特数据流。不过，多比特量化器有时也被采用。二阶∑-△调制器也通常被采用来替代一阶∑-△调制器。二阶∑-△调制器与一阶∑-△调制器不同，它在最化器之前包括两个积分和反馈校正级。
抽取器须使量化器的输出积分，以产生一个具有较低时钟速率的多比特数据流。例如，一个单一比特调制器可以提供具有10MHz频率的数字脉冲流，但ADC会以128∶1的因数来抽取该数字输出码，以提供一个具有大约80KHz的输出样值流。在∑-△ADC设计中有一个公知的经验是积份器具有比调制器的阶次还多出的一级。例如，一个三级的积分器最好是一个二阶的调制器，以在阻带内得到良好的衰减。
在将一个∑-△ADC以集成电路形式施实时产生一些实际问题。在已知的集成电路的ADC中，是数字积分器而不是调制器占用了大部分的电路面积。这是因实施数字积分器的过程中造成的。每级积分器将一个数字输入信号加到一个先前的(延时的)总和值上，以得到一个当前总和值。为了实现这一加法功能，已知的积分器各级包括有许多全加器，在数量上至少等于某具体级的输出中比特长度值，并且取决于所用的加法器类型，还可能需要更多的全加器。每个全加器需要许多逻辑门，以实现逻辑式。与之不同，延时功能对每个比特只需一级触发器，而且调制器本身可以用一个DAC和只有小量的模拟电路来实施。因此，减小数字积分器的大小会对减小ADC的总面积和成本有很大作用。
据此，按照本发明的一种形式在这里提供一种具有减小电路面积的数字积分器，它包括一个加法器部分和第一与第二延时部分。加法器部分在其第一输入端上接收一个待积分的输入信号，每一时钟周期接收一次，并根据该输入比特流与第二和第三输入信号的相加，以提供一个输出。第一延时部分与该加法器部分相耦合，使该加法器部分的输出延时一个时钟周期，以提供第一延时信号，并将这第一延时信号乘2，以提供该加法器部分的第三输入。第二延时部分与第一延时部分和加法器部分相耦合，使第一延时信号延时一个时钟周期，以提供第二延时信号，并将这第二延时信号乘-1，以提供该加法器部分的第二输入信号。
按照本发明的另一种形式，这里提供一种模/数转换器，它包括一个∑-△调制器和一个数字积分器。该∑-△调制器具有一个用以接收模拟信号的输入端和一个输出端，第一时钟周期提供一次第一数字信号。该第一数字信号具有一个密度，该密度与模拟信号取样值成比例。该数字积分器具有一个用以接收第一数字信号的输入端和一个提供第二数字信号的输出端。该数字积分器包括一个加法器部分、一个第一延时部分和一个第二延时部分。加法器部分接收第一数字信号，根据该第一输入信号与其第二和第三输入信号的相加，由此提供一个输出。第一延时部分与该加法器部分相耦合，使加法器部分的输出延时一个时钟周期，以提出第一延时信号，并将这第一延时信号乘2，以提供该加法器部分的第三输入信号。第二延时部分与上述的第一延时部分和加法器部分相耦合，使第一延时信号延时一个所述时钟的周期，以提供第二延时信号，并将这第二延时信号反相，以提供该加法器部分的第二输入信号。该数字积分器响应加法器部分的输出信号、第一延时信号和第二延时信号之中一个预定的信号，提供第二数字信号。
本发明的这些特征和优点以及其它的特点和优点将结合以下附图阅读下面的详细描述将会更清楚地理解。
图1示出应用本发明的一个积分器组成一个∑-△模数转换器(ADC)的方框图。
图2示出公知的先有技术的第一种三级积分器的方框图。
图3示出公知的先有技术的第二种三级积分器的方框图。
图4示出图1所示的三级积分器的方框图。
图5示出图4所示的三级积分器一个实施例的方框图。
图6示出图5所示的一个积分单元的方框图。
图1示出应用本发明的数字积分器22组成的一个∑-△ADC20的方框图。ADC20还包括一个∑-△调制器芯体(core)21和一个微分器23。∑-△调制器芯体21具有一个输入端AIN，用以接收模拟输入信号，以及一个输出端x〔n〕向积分器22的输入端提供1比特输出。∑-△调制器21是一个常规的二阶∑-△调制器，它提供一个单一比特数据流输出，该输出具有的密度与该输入信号的模拟值相对应。积分器22接收x〔n〕，作为响应，提供一个22比特数字输出信号INTEG(21∶0)。微分器23接收INTEG(21∶0)，提供出一个输出OUTPUT，该输出表示数字输出码。
∑-△调制器21包括加法器24、积分器25、加法器26、积分器27、量化器28和数/模转换器(DAC)29。加法器24具有一个用以接收AIN的正输入端、一个负输入端和一个输出端。积分器25具有一个与加法器24输出端相连接的输入端和一个输出端。加法器26具有一个与积分器25输出端相连接的正输入端、一个负输入端和一个输出端。积分器27具有一个与加法器26输出端相连接的输入端和一个输出端。量化器28具有一个与积分器27输出端相连接的输入端和一个提供信号x〔n〕的输出端。在这示例的实施例中，量化器28是一个1比特量化器，提供出x〔n〕作为单一比特输出数据流。DAC29具有一个与量化器28输出端相连接、用以接收信号x〔n〕的输入端以及一个与加法器24和26的负输入端相连接的输出端。
通常希望积分器级的数目比调制器的阶次要多1，所以，积分器22是个三级积分器。调制器21提供10MHz的信号x〔n〕，积分器22对信号x〔n〕积分，以提供也是10MHz的信号INTEG(21∶0)。微分器23实施128∶1的抽取比，以提供约80KHz的输出。不过，也可以是其它值的抽取仳。积分器22与微分器23共同组成一个级联综合梳状(CIC)滤波器。微分器23在相继的80KHz时钟周期期间对INTEG(21∶0)取样，提供输出OUTPUT作为INTEG(21∶0)的当前值与先前值之差。微分器23有三级，并包括一个寄存器(图中未示出)用以存储输出OUTPUT。然而，在另一些实施例中，积分器22本身的末级可以累加积分值并以80KHz的速率被复位，因而可省掉微分器第一级。
图2示出先有技术中公知的第一种三级积分器30的方框图。积分器30包括加法器31-33和延时单元35-37。加法器31具有第一正输入端用以接收信号x〔n〕、第二正输入端和一个输出端。延时单元35具有一个输入端(连接到加法器31输出端)和一个输出端(连接到加法器31第二正输入端)。加法器32具有第一正输入端连接到加法器31输出端上、第二正输入端和一个输出端。延时单元36具有一个输入端连接到加法器32的输出端上和一个输出端连接到加法器32的第二正输入端上。加法器33具有一个第一正输入端连接到加法器32的输出端上、一个第二正输入端和一个输出端提供出信号y〔n〕。延时单元37具有一个输入端连接到加法器33的输出端上和一个输出端连接到加法器33第二正输入端上。
图3示出先有技术中公知的第二种三级积分器40的方框图。积分器40包括加法器41-43及延时单元45-47。加法器41具有一个第一正输入端用以接收信号x〔n〕、一个第二正输入端和一个输出端。延时单元45具有一个输入端连接到加法器41的输出端上和一个输出端连接到加法器41第二正输入端上。加法器42具有一个第一正输入端连接到延时单元45的输出端上、一个第二正输入端和一个输出端。延时单元46具有一个输入端连接到加法器42的输出端上和一个输出端连接以加法器42第二正输入端上。加法器43具有一个第一正输入端连接到延时单元46的输出端上、一个第二正输入端和一个输出端。延时单元47具有一个输入端连接到加法器43的输出端上，和一个输出端连到加法器43的第二正输入端上，并输出信号y〔n-3〕。
参看图2和图3，积分器30和40都是三级的积分器，适用于图1的ADC20。两积分器的差别在于，积分器30的延时单元只放在加法器的输出到该加法器的第二正输入端的反馈通路中。然而，积分器40的延时单元串接在一个加法器的输出端与随后的加法器的第一正输入端之间的通路中。因此，积分器30提供输出信号y〔n〕，而积分器40提供输出信号y〔n-3〕，它先于信号x〔n〕三个样值。因图1的ADC20主要用于实时应用场合(例如音频处理)，故这个样值延时是无关紧要的。
然而，积分器30和积分器40都包括三个加法器。尽管延时单元可以用小量的D触发器硬件来实现，可是加法器需要全加器。实际上，加法器耗用积分器30和40的大部分电路面积，就象它们在ADC中的应用一样。为了降低集成电路成本，希望使电路面积减至最小。
图4示出图1所示的数字积分器22的方框图。积分器22通常包括一个两级积分器部分50和一个单级积分器部分60。两级积分器部分50包括加法器51、延时单元52与53及乘法器54与55。加法器51具有一个第一正输入端用以接收信号x〔n〕、一个第二正输入端、一个第三正输入端和一个输出端用以提供出信号y〔n〕。延时单元52具有一个输入端连接到加法器51的输出端上，和一个输出端提供输出信号y〔n-1〕。延时单元53具有一个输入端连接到延时单元52的输出端上，和一个输出端提供输出信号y〔n-2〕。乘法器54具有一个输入端连接到延时单元53的输出端上，和一个输出端连接到加法器51的第二正输入端上。乘法器55具有一个输入端连接到延时单元52的输出端上，和一个输出端连接到加法器51的第三正输入端上。在单级积分器部分60中，加法器61具有一个第一正输入端连接到延时单元52的输出端上、一个第二正输入端和一个输出端。延时单元62具有一个输入端连接到加法器61的输出端上和一个输出端连接到加法器61的第二正输入端上并提供信号INTEG(21∶0)。
图1所示的积分器22与图3和图4所示的积分器30和40不同，其差别在于，前两个积分级是由两级积分器部分50中的单一加法器51来实现的。由于加法器按照常规是用全加器单元实施的，而它们是占用面积最密集的电路，因此积分器22明显地减少了ADC20的总面积。
请看两级积分器部分50如何实施前两积分级的，考虑两级积分的传输函数H(z)H(z)＝(1/(1-Z-1))2〔1〕式中，z表示取样变量，Z-1表示一个延时函数。传输函数可以展开为
H(z)＝1/(1-2Z-1+Z-2) 〔2〕应用z反变换得到y〔n〕＝x〔n〕+2y〔n-1〕-y〔n-2〕〔3〕这是加法器51输出的精确表示。
请注意，加法器51的输出、延时单元52的输出及延时单元53的输出之中的任一个预定的输出都可以提供给加法器61的第一输入端。唯一的差别是，INEG(21∶0)将在时间上按不同的时钟周期数目分别地移位。在大多数的音频应用场合中，这种时间上的移位是无关紧要的。在示例的实施例中，为了便于实施，将两级积分器部分50向单级积分器部分60提供延时单元52的输出，这将在下面的图6中将更具体地予以说明。
图5示出图4所示的三级积分器的实施例积分器80的方框图。在这个示例的实施例中，积分器80包括22个积分单元，图5示出有代表性的积分单元81-85。积分单元的排序从最低有效积分单元81到最高有效积分单元85。每个积分单元有四个输入端，标注为“B(i+1)”、“CIN”、“CLK”和“NCLK”以及三个输出端标注为“B(i+1)”、“COUT”和“INTEG(i)”，这里i代表各积分单元的比特位置。积分单元81有一个B(i)输入端用以接收信号x〔n〕、一个CIN输入端用于接收时钟信号NCLK、一个CLK输入端用以接收信号CLK、以及一个NCLK输入端用以接收信号NCLK。信号NCLK是时钟信号CLK的补码。积分单元81-85的CLK和NCLK输入端具有与它们所接收的相应时钟信号CLK和NCLK相同的名称;不过，积分单元81的CIN输入端也接收信号NCLK，对此情况应将信号名称与输入端名称清楚地区别开。每个积分单元的CLK和NCLK输入端分别连接到积分单元81的COUT输出端上。总之，除了最低有效积分单元81之外，各积分单元的CIN输入端都连接到前一积分单元的COUT输出端上。积分单元82的B(i)输入端连接到积分单元81的B(i+1)输出端上。总之，除了最低有效积分单元81之外，各积分单元的B(i)输出端连接到前一积分单元的B(i+1)输出端上。每个积分单元的INTEG(i)输出端提供1比特的积分输出;示例的积分单元81-85分别提供输出比笺为INTEG(0)、INTEG(1)、INTEG(2)、INTEG(20)和ONTEG(21)。
每个积分单元的工作参看图6示例的一个积分单元90的方框图来作更具体的说明。积分单元90在结构上与图5中22个积分单元之中的每一个单元相同。积分单元90包括全加器91、D触发器92-94、反相器95和复用器96与97。全加器91具有A和B两个运算输入端、一个进位输入端CIN、一个进位输出端COUT和一个总和输出端SUM。该进位输入端CIN接收积分单元90提供进位输出COUT。全加器91是一个用CMOS(互补型金属氧化物半导体)晶体管技术制造的常规的全加器。每个D触发器具有一个延时输入端D、一个主时钟输入端NCLK、一个从时钟输入端SCLK和一个输出端Q。D触发器92具有一个D输入端连接到B(i+1)端上、一个MCLK输入端连接到NCLK输入端、一个SCLK输入端连接到CLK输入端上和一个Q输出端。D触发器93具有一个D输入端连接到全加器91SUM的输出端上、一个MCLK输入端连接到NCLK输入端上、一个SCLK输入端连接到CLK输入端上和一个Q输出端连接到B(i+1)输出端与D触发器92的D输入端上。D触发器94具有一个D输入端连接到全加器91的SUM输出端上、一个MCLK输入端连接到CLK输入端上、一个SCLK输入端连接到NCLK输入端上以及一个Q输出端连接到INTEG(i)端上。反相器95具有一个输入端连接到D触发器92的Q输出端上和一个输出端。复用器96具有一个标注“INO”的第二输入端连接到B(i+1)端上、一个标注“SO”的选择控制信号第一输入端连接到NCLK输入端上、一个标注“S1”的选择控制信号第二输入端连接到CLK输入端上和一个标注“OUT”的输出端连接到全加器A输入端上。复用器97有一个INO输入端连接到B(i)输入端上、一个IN1输入端连接到D触发器94的Q输出端上、一个S0输入端连接到NCLK输入端上、一个S1输入端连接到CLK输入端上和一个OUT输出端连接到全加器91B输入端上。
图4所示的积分器22的功能方框图里省掉了一组22个加法器，只剩下加法器51和61。数字积分器80的实际制作中不再需要第二加法器，可在由每个积分单元的全加器91组成的单个2补码脉动进位加法器中实现加法器51和61的功能。积分器80对前两积分级和第三积分级进行时分复用，所以全部三级积分功能正好能在一组22个加法器中实现。参照时钟信号CLK和NCLK，可以更清楚地说明本功能。
积分单元90在第一个时钟周期期间实现前两积分级的功能，在此期间CLK为逻辑低电平而无效，NCLK为逻辑高电平而有效。这个时期称为“ADD1”周期。在ADD1周期内，D触发器93起图4中延时单元52的作用，由之在Q输出端提供在y〔n〕信号。y〔n-1〕信号在积分单元90的B(i+1)输出端上传送到后续的积分单元的B(i)输入端。其后果是y〔n-1〕向左移位，实现了图4中乘法器55乘2的功能。积分单元90的B(i)输入被接收以作为前一个积分单元的B(i+1)输出信号。由于最低有效积分单元81并没有一个能从中接收到B(i+1)输出的相邻积分单元，所以其B(i)输入端可用来接收x〔n〕。D触发器92起延时单元53的作用，而反相器95执行图4中乘法器54的功能。据此，反相器95的输出等于-y〔n-2〕。复用器96和97让这它们的第一输入信号通过，去到它们各自的输出端。于是，全加器91的A输入端接收到-y〔n-2〕，在B输入端接收到2y〔n-1〕(积分单元81除外，它接收x〔n〕)。为了实现进位链，将积分单元的COUT输出提供给后续积分单元的CIN输入端上;不过，积分单元81的CIN输入端用NCLK上的逻辑高电平来选通，它因之对最后的结果加上1，从而对y〔n-2〕建立2补码的负值。
积分单元90在第二个时钟周期期间实现第三积分级的功能，在此期间CLK为逻辑高电平而有效，NCLK为逻辑低电平而无效。这个时期称为“ADD2”周期。在ADD2周期内，D触发器93仍然起图4中延时单元52的作用，在其Q输出端提供出y〔n-1〕信号。而复用器96选择其第二输入，向全加器91的A输入端提供y〔n-1〕信号。D触发器94起延时单元62的作用，其Q输出端提供信号INTEG(i)，它通过复用器97的第二输入端反馈到全加器91的B输入端。
因使用单一的一组22个全加器组来实现三个积分级，故使积分器22明显地比常规的数字积分器减少了电路面积。随着电路的简化，积分器22也减小了功率损耗。此外，使用积分单元90那样的积分单元来组成的积分器是模块式的，因而可扩展到任意的范围。例如，希望设计一个ADC，它具有不同的抽取比、因而具有不同数目积分单元。
积分器22对于一个具有一个2电平量化器(即单一比特输出)的∑-△调制器是实用的。因使用了积分单元90那样的积分单元，还能够构造成一个积分器可接收一个3电平量化器的输出。在此情况下，CIN输入可以配合积分单元81的B(i)输入一起应用，以代表3电平其中的一种电平，当CIN＝1和x〔n〕＝0时，形成第一种电平即“0”电平;当CIN＝1和x〔n〕＝0或CIN＝0和x〔n〕＝1时，形成第二种电平即“1”电平;当CIN＝1和x〔n〕＝1时，形成第三种电平即“2”电平。由于有两种状态都形成“1”电平，所以不可能将此积分器方便地扩展以适应4电平量化器。
虽然按照优选实施例已经描述了本发明，但显然本技术领域的技术人员还可以按各种方式对本发明作出修改，并可设想出不同于上述实施例的许多实施例。例如，应用图4的两级积分器部分50组成的一个两级数字积分器可以连接到一个单一比特∑-△调制器的输出端上。还可根据本发明的数字积分器可用于模/数转换器之外的其它信号处理功能中。此外，任何的两个积分级或组合的积分级可以在一个单二的加法器中时分复用，而不象这里所说明的恰是前两级积分级与第三级积分级一起时分复用。再有，应用全加器单元组成一个脉动进位式加法器，但也可应用其它的加法器，诸如超前进位式加法器、选择进位式加法器和跳跃进位式加法器等。据此，本文所附的权利要求书覆盖对本发明的所有修改，它们都包罗在本发明的实质精神和范畴内。
权利要求
1.一种减小电路面积的数字积分器(22)，其特征在于包括加法器装置(51)，其第一输入端在每一个时钟周期上接收一次待积分的输入信号，根据所述输入信号与其第二和第三输入信号的相加，提供一个输出信号；第一延时装置(52、55)，它连接到所述加法器(51)上，对所述加法器(51)的所述输出信号延时一个所述时钟的周期，以提供出第一延时信号，并将所述第一延时信号乘2，以提供出所述加法器(51)的所述第三输入信号；第二延时装置(53、54)，连接到所述第一延时装置(52、55)和所述加法器装置(51)上，对所述第一延时信号延时一个所述时钟的周期，以提供第二延时信号，并将所述第二延时信号乘-1，以提供所述加法器(51)的所述第二输入信号。
2.根据权利要求1所述的数字积分器(22)，其特征在于，所述加法器(51)具有预定数目的全加器(91)。
3.根据权利要求1所述的数字积分器(22)，其特征在于，还包括一个积分级(60)，该积分级(60)具有一个输入端，用以接收所述第一延时信号，以及一个输出端提供数字积分器(22)输出信号。
4.根据权利要求3所述的数字积分器(22)，其特征在于，所述积分级(60)包括第二加法器装置(61)，用以接收数字积分器(50)的所述输出信号，响应所述第一延时信号与其第二输入信号的相加，提供一个输出信号;第三延时装置(62)，用以接收所述第二加法器装置(61)的所述输出信号，对所述第二加法器装置(61)的所述输出信号延时一个所述时钟的周期，以提供数字积分器(22)的所述输出信号，并将数字积分器(22)的所述输出信号提供给所述第二加法器装置(61)的所述第二输入信号上。
5.根据权利要求4所述的数字积分器(22)，其特征在于，所述第二加法器装置(61)在一个单一的加法器电路(90)中与所述第一加法器装置(51)时分复用。
6.根据权利要求1所述的数字积分器(22)，其特征在于，所述输入信号有3级逻辑电平。
7.一种减小电路面积的数字积分器(22)，其特征在于包括一个加法器(51)，它有一个在每一个时钟周期上接收一次待积分的输入比特流的第一输入端、一个第二输入端、一个第三输入端和一个提供数字积分器(22)第一输出信号的输出端;一个第一延时单元(52)，它有一个输入端连接到所述加法器(51)所述输出端，及一个输出端提供第一延时信号，所述第一延时信号是数字积分器(22)的第二输出信号;一个第一乘法器(55)，它有一个输入端接收所述第一延时信号及一个输出端连接到所述加法器(51)所述第三输入端，以提供一个等于其所述输入端上呈现的信号值2倍的积信号;一个第二延时单元(53)，它有一个输入端用以接收所述第一延时信号及一个输出端提供第二延时信号，所述第二延时信号是数字积分器(22)的第三输出信号;一个第二乘法器(54)，它有一个输入端连接到所述第二延时单元(53)所述输出端、一个输出端连接到所述加法器(51)所述第二输入端，以提供一个等于其所述输入端上呈现的信号值之-1倍的积信号。
8.一种减小电路面积的数字积分器(22)，其特征在于一个预定数目的积分单元(81-85)，其数目对应于数字积分器(50)输出的比特长度，从最低有效积分单元(81)到最高有效积分单元(85)进行排序，每个积分单元(81-85)包括一个全加器(91)，它对第一和第二输入端、一个进位输入端、一个进位输出端和一个总和输出端;第一延时单元(93)，它对所述全加器(91)的所述总和输出进行延时，以提供第一信号;第二延时单元(92)，它连接所述第一延时单元(93)，对第一信号进行延时以提供第二信号;一个反相器(95)，它连接到所述第二延时单元(92)，将所述第二信号反相以提供第三信号;第一复用器(96)，根据第一和第二时钟周期内的选择，它分别地将所述第一信号和所述第三信号之一个提供给所述全加器(91)的所述第一输入端;第三延时单元(94)，它对所述全加器(91)的所述总和输出进行延时以提供出第四信号，所述第四信号是数字积分器(22)输出的一个相应比特;第二复用器(97)，根据第一和第二时钟周期内的选择，它分别地将所述积分单元(81)的一个输入和将所述第四信号输入之一提供给所述全加器(91)的所述第二输入端;所述最低有效积分单元(81)的所述第二乘法器(97)选择出所述输入数据流与所述第四信号之一;除了所述最低有效积分单元(81)之外，每个积分单元的所述第二复用器(97)选择出所述第一信号与所述第四信号之一;所述最低有效积分单元(81)之所述全加器(91)的所述进位输入端接收一个预定的二进制数值;除了所述最低有效积分单元(81)之外，所述许多积分单元(82-85)之每一个的所述全加器(91)的所述进位输入端，均连接至前一个积分单元之所述全加器(91)的所述进位输出端。
9.一种模/数转换器(ADC)(20)，其特征在于包括一个∑-△调制器，它有一个输入端用于接收模拟信号和一个输出端以在每个时钟周期上提供一次第一数字信号，所述第一数字信号的数据流密度比例于所述模拟信号的取样值;一个数字积分器(22)，它有一个输入端用以接收所述第一数字信号和一个输出端用以提供第二数字信号，所述数字积分器(22)包括加法器装置(51)，它接收所述第一数字信号，根据所述第一数字信号与其第二和第三输入信号之相加，提供一个输出信号;第一延时装置(52、55)，它连接到所述加法器装置(51)上，对所述加法器装置(51)的所述输出信号延时一个所述时钟的周期，以提供第一延时信号，并将所述第一延时信号乘2，以提供所述加法器装置(51)的所述第三输入信号;第二延时装置(53、54)，它连接到所述第一延时装置(52、55)和所述加法器装置(51)上，对所述第一延时信号延时一个所述时钟的周期，以提供第二延时信号，并将所述第二延时信号反相，以提供所述加法装置(51)的所述第二输入信号;根据所述加法器装置(51)的所述输出信号、所述第一延时信号和所述第二延时信号之中一个预定的信号，所述数字积分器(22)提供所述第二数字信号。
10.根据权利要求9所述的模/数转换器(ADC)(20)，其特征在于，一个微分器(23)，它有一个输入端用以接收所述第二数字信号及一个输出端用以提供模/数转换器(ADC)(20)。
全文摘要
减小电路面积和功耗的数字积分器只用一个加法器为一个抽取器实现两级积分。一个两级积分器的传输函数在Z域内可表示成H(z)＝(1/(1-z
文档编号G06F7/66GK1096406SQ94101190
公开日1994年12月14日 申请日期1994年2月3日 优先权日1993年2月16日
发明者理查德·L·格林 申请人:莫托罗拉公司