专利名称：编码单元及使用它的存储单元的制作方法
技术领域：
本发明涉及编码单元和存储单元，特别涉及到当按照标志缘记录系统记录信息时所用的编码单元和使用这样编码单元的存储单元。
按照常规的记录系统，记录在记录介质上的标志的中央部分代表数据值。换言之，按照标志缘记录系统，记录在记录介质上的标志的缘部分代表数据值。由于这个原因，标志缘记录系统能将信息记录在高密度的记录介质上，因此，标志缘记录系统适用于在光盘例如磁光盘上记录信息。
按照标志缘记录系统在光盘上记录信息的标准已在“Data Interchange on 90mm Optical Disk Cartridges”(ISO/IECJTC 1/SC 23 N7051.23.06，Draft 2DEC 1994)中被提出。将省略对此标准的详细说明，只在下文进行简短说明。按照这个标准，光盘逻辑轨道上的扇区按顺序从0计数，并且应用
图1A～1C中所示的扇区布局。
图1A示出扇区的已予先格式化的头标，图1B示出提供512用户字节时的扇区格式，图1C示出提供2048用户字节时的扇区格式。在图1A～1C中，SM代表表示扇区起始部分的扇区标志，VFO1、VFO2和VFO3分别代表VFO同步字段，AM代表具有不在扫描宽度限制(RLL)码中产生的叫做RLL(1，7)的位图形的地址标志，ID1和ID2分别代表ID字段。PA代表后同步码，PHF代表予先格式化的头标，G代表间隙，RF代表记录字段。S代表同步字段，DF代表数据字段，B代表缓冲字段。此外，每种字段下面所示的数字指示字节数。
在上述标准中应用的RLL(1，7)调制码与常规系统相比是有益的，因为RLL(1，7)调制码不易受到噪声影响，并且当复制来自光盘的信息时能获得大的检测余量。
另一方面，按照常规系统，光盘上记录的数据用微分法检测。因而，即使数据中逻辑值“1”的总和与逻辑值“0”的总和显著不同，相对于限制电平也不会出现不良作用。然而，当通过使RLL(2，7)调制码经过脉宽调制(PWM)，按照标志缘记录系统记录RLL(2，7)调制码时，数据中的逻辑值“1”的总和与逻辑值“0”的总和显著不同，可在指向逻辑值“1”或“0”的方向发生偏差。结果，因为数据对不用微分法进行数据检测的PWM模拟电路的限制电平发生偏差，所以在这种情况下出现问题。
如果按照标志缘记录系统记录RLL(1，2)调制码并且数据中逻辑值“1”的总和与逻辑值“0”的总和显著不同，则1扇区内从光盘重现的信号中的DC分量的平均值变得太大或太小。在这种情况下，设置使重现信号双值化时所用的限制电平变得很困难，而且存在难以精确地重现所记录的数据问题。
虽然已有了通过适当地按上述标准转换再同步字节的图案，使扇区内数据字段中数据图案DC电平的波动或不稳定性最小的建议，但还必须提出有效地具体的方法来完成此建议。
因此，本发明的总的目的是提供一种能解决上述问题的新颖而有效的编码单元和存储单元。
本发明的另一个更具体的目的是提供一种编码单元和有这样的符合上述标准的编码单元的存储单元，其中在数据重现时限制电平的容限能由于保持重现信号的DC分量相对随机数据为常数而变大，提高了重现数据的稳定性和可靠性，并且使数据图案的DC电平的波动或不稳定性抑制到最小。
本发明的又一目的是提供一种用以将记录在记录介质上的数据编码的编码单元，它包括第一装置，用以当将用产生有DC分量的图形的予定的调制码编码的数据变换为脉宽调制数据时，将再同步字节插入数据字段内的两数据块之间，这里再同步字节有再同步图案，并且当数据字段内产生时钟滑移时能达到同步；用以计算予定数据块的数字和的值的第二装置，这里数字和的值指的是在脉宽调制数据中逻辑值“1”的总和与逻辑值“0”的总和之间的差；和第三装置，用以控制第一装置以便将有使数字和的值最小的再同步图案的再同步字节插入本数据块中。按照本发明的编码单元，当选择再同步字节的再同步图案以使数字和的值变得最小时能用硬件计算数字和的值。因为重现信号的DC分量相对随机数据能保持常数，所以符合上述所推荐的标准是可能的，并能提高重现数据的稳定性和可靠性。此外，将数据图案的DC电平波动抑制到最小也是可能的。
本发明的再一个目的是提供一种用以编码和将数据记录到记录介质上的存储单元，它包括第一装置，用以当将用产生有DC分量的图案的予定调制码编码的数据转换为脉宽调制数据时，将再同步字节插入数据字段内两个数据块之间，这里，再同步字节有再同步图案，当数据字段内产生时钟滑移时也能达到同步；用以计算予定数据块的数字和的值的第二装置，这里数字和的值指的是在脉宽调制数据中逻辑值“1”的总和与逻辑值“0”的总和之间的差；第三装置，用以控制第一装置以便把有使数字和的值最小的再同步图案的再同步字节插入本数据块；和记录装置，用以将由第一装置得到的脉宽调制数据记录在记录介质上。按照本发明的存储单元，当选择再同步字节的再同步图案以使数字和的值变得最小时，用硬件计算数字和的值是可能的。因此，能符合上述所推荐的标准，而且因为重现信号的DC分量能相对随机数据保持为常数，所以能提高重现数据的稳定性和可靠性。此外，能将数据图案的DC电平的波动抑制到最小值。
参照附图阅读下面的详细说明，将使本发明的其它目的和进一步特征更加明显。
图1A～1C分别是用以说明所推荐的标准的扇区布局的图；图2是用以说明输入位到通道位的变换的图；图3是用以说明当扇区有512字节，ECC应用5路交错时数据字段内的记录顺序的图；图4是当扇区有2048字节，ECC应用20路交错的说明数据字段内记录顺序的图；图5是说明PPM数据与PWM数据和记录在光盘上的标志的关系的图；图6示出本发明的存储单元的实施例的一般结构的系统方框图；图7示出编码器/译码器的实施例的系统方框图8是用以说明通道位时钟17WCC、数据流17WDT、光盘上的标志域、和在记录于光盘上的图案是最紧凑(1T)图案时脉冲流发生器的输出电平的关系的图；图9的说明通道位时钟17WCC、数据流17WDT、光盘上的标志域与当记录在光盘上的图案是2T图案时脉冲流发生器的输出电平的关系的图；图10是说明通道位时钟17WCC、数据流17WDT、光盘上的标志域与当记录在光盘上的图案是RLL(1，7)调制码的最粗糙(7T)图形时脉冲流发生器的输出电平的关系的图；图11示出DSV计算电路实施例的系统方框图；图12更详细地示出图11中所示的DSV计算电路的结构的系统方框图。
参照图1A～1C，按照上述标准，数据字段DF包括用户能自由地将数据写入的用户数据字节；用错误检测所用的CRC码写入的循环冗余检验(CRC)字节；用错误检测所用的ECC码写入的错误校正码字节；和再同步字节。当由于大的故障或类似情况使数据字段DF内产生时钟滑移时，提供再同步字节，通过建立再同步以防止用户数据内错误扩散。再同步字节有分别由共达2字节的通道位构成的任一种下述再同步图案，这里X和Y根据其前或其后的数据图案设置为“0”或“1”。用RSA和RSB代表这些再同步图案，所说的RSA和RSB是两种不按RLL(1，7)调制码产生的图案。
RSA0X0100000001000000100 00YRSB0X010000000100000010100Y如在图2中所示限定用以将格式化区中的全部数据记录在光盘上的RLL(1，7)调制码。图2示出输入位转换成通道位的情况。在图2中“not00”指的是“01”“10”或“11”，“X”指的是其值是“0”或“1”。从被变换字段的第一字节的第一位开始RLL(1，7)调制编码，在再同步区之后从再同步字节的最后的2输入位重新开始编码。
以图3和4中所示的顺序进行数据字段DF内的记录。图3示出扇区有512字节和ECC使用5路交错的情况，图4示出扇区有2048字节和ECC使用20路交错的情况。在图3和4中，从左到右和从上到下进行记录。而且，SB代表同步字节，D代表用户字节，RS代表再同步字节，C代表CRC的检查字节，E代表ECC的检查字节，和Fm代表FF字节。
因此，在图3中所示的情况下，第一104行包括在0～4列中的用户字节、4FF字节和CRC的4检查字节，下一个16行只包括ECC的检查字节。另一方面，在图4所示的情况下，第一103行包括0～19列中的用户字节、8FF字节和CRC的4检查字节，下一个16行仅包括ECC的检查字节。
按照上述标准，为使扇区内数据字段中数据图案的DC电平的波动最小，能将再同步字节的图案内值“1”的总和从奇数转变到偶数，反之亦然。换言之，能将DC电平的波动抑制到最小的再同步图案在再同步字节的两种再同步图案RSA和RSB之间选择。
要用的再同步图案由如下方法确定。首先，由脉冲位置调制(PPM)数据所描述通道位转换成PWM数据以简化处理。例如，如果PPM数据是“…0010100010010…”，则将此PPM数据转换成PWM数据“…0011000011100…”。然后，PWM数据的逻辑值“0”被看作“-1”，PWM数据的逻辑值“1”被看作“+1”，并计算数据和的值(DSV)。此DSV是PWM数据中逻辑值“1”的数量和PWM数据中逻辑值“0”的数量之间的差。
图5示出PPM数据、PWM数据和这种特殊情况下记录在光盘上的标志的关系。在这种情况下，由DSVm＝(＋5－4＋8－5…)计算DSVm。将数据记录在光盘上时，如果DSVm是最小值，则能将数据图案的DC电平波动抑制到最小值。
再同步区被分成2部分(RS‖INV)，这些已分的部分借助应用PPM数据的下列公式限定。
RS＝0X010000000100000010INV＝00Y(INV1)或100Y(INV2)而且当在扇区有1024字节m＝1，……，N，N＝39和扇区有512字节N＝30时，用户数据能用下式限定。
VF02‖SYNC‖B0‖RS1‖INV1(或INV2)‖B1‖RS2‖…‖INV1(或INV2)‖Bm‖RSm＋1‖……‖INV1(或INV2)‖BN限定函数DSV(Z)，以使用为PPM数据流的自变量(Z)变成以直接超前该自变量(Z)的数据的PWM数据的最后的PWM状态为基础的PWM数据的和。
而且，使用如下算法以m步骤选择INV1或INV2。
P0＝DSV(VFO3‖SYNC‖B0‖RS1)Pm＝Pm－1＋DSV(INV1‖Bm‖RSm＋1)Pm＝Pm－1＋DSV(INV2‖Bm‖RSm＋1)
选择INV1或INV2到最小值｜Pm｜PN＝PN－1＋DSV(INV1‖BN)PN＝PN－1＋DSV(INV2‖BN)选择INV1或INV2到最小值｜PN｜下面将按以上算法从m＝1～N重复这种步骤，在扇区有1024字节时N＝39，扇区有512字节时N＝30。如果对两种再同步图案RSA和RSB，｜Pm｜取相同的值，则选择再同步图案RSA和RSB中的第一再同步图案RSA。
如上所述，当将RLL(1，7)调制码转换成PWM数据时，以下数据块的PWM数据中具有值“1”的部分和具有值“0”的部分被互换(或转换)，这取决于两数据块之间的再同步字节的再同步图案中所包括的“1”的数量。因此，按照以上标准，应用这种特性，使扇区内数据字段中数据图案的DC电平波动最小。
换言之，在重复在NRZ数据中是“596”的图案的情况下，即“…0101000000101000000101000000101000000…”是重复RLL(1，7)调制码中的1T/6T图案，例如，通过变换在再同步字节部分的PWM数据能有效地抑制数据图案的DC电平波动。
可以想到用软件进行DSV的计算。然而，当用软件进行计算时，必须在要处理的特殊扇区之前完成扇区中DSV的计算。结果，在进行计算的微处理器单元(MPU)或类似装置上的负载变大，当考虑到软件的计算速度时，要快速计算DSV是困难的。而且，在用MPU或类似装置计算DSV时，MPU或类似装置就不能进行其它处理，要进行其它处理就必须等待。由于这些原因，用软件计算DSV是很不现实的。
在本发明中用硬件计算DSV从而快速计算DSV。而且，选择和建立再同步图案，以便通过使用由硬件完成的DSV的计算结果，使DSV成为最小值，将再同步图案插入记录在光盘上的数据中，从而能提高重现数据的稳定性和可靠性。
图6是表示本发明的存储单元实施例的一般结构的系统方框图。在此实施例中，本发明适用于光盘单元。在图6中，光盘单元包括SCSi协议控制器(SPC)1、数据缓冲器2、格式器(FMT)3、MPU4、ECC处理器(ECCP)5、编码器/译码器6、激光二极管(LD)控制器7、包括激光二极管(LD)8a和光电二极管(PD)8b的光学头8、转动光盘10的主轴马达9、读出放大器12、VFO(PLL锁相环)电路13与14、和控制电路15。
SPC1经SCSi接口连接到诸如个人计算机和工作站等主单元(未绘出)，并控制SCSi协议。SPC1将数据从主单元传输到数据缓冲器2，并且将数据从数据缓冲器2传输到主单元。MPU4分析来自SPC1的指令并通知数据传输。MPU4也经控制电路15控制诸如记录头驱动部分(未示出)和光盘单元的主轴马达驱动部分(未示出)等各种驱动部分，以使光学头8扫描光盘10上所要求的记录位置。此外MPU4控制FMT3以便传输记录在光盘10上的数据并存储在数据缓冲器2内。ECCP5将ECC加到记录在光盘10上的数据。
编码器/译码器6将经ECCP5得到的数据编码，并控制经LD控制器7供给光学头8的激光二极管8a的激光二极管电流。编码由二步完成，首先将数据编码成RLL(1，7)调制码，然后再将此RLL(1，7)调制码编码(即转换)成PWM数据。由激光二极管8a发射的激光束照射在光盘10上，从而将表征数据的标志记录到光盘10上。
另一方面，借助光学头8的光电二极管8b，由光盘10反射和接收的激光束转换成电流。此电流在加到VFO电路13和14之前被读出放大器12放大并转换成二进制信号。用编码器/译码器6译码来自VFO电路13和14的复制的数据。
应用本发明的光盘单元的特征在于，图6中所示的具有公知电路或类似电路的编码器/译码器6可用于光盘单元的除编码器/译码器6之外的部分。例如由SPC1、EMT3和ECCP5构成的部件可用于半导体芯片MB86506，MPU4可用于半导体芯片68302。
图7示出编码器/译码器6的实施例的系统方框图。在图7中，半导体芯片20由图6中所示的SPC1、FMT3和ECCP5组成。例如半导体芯片(格式器ECCP)MB86506可以用作这种半导体芯片20。编码器/译码器6的编码器部分包括VFO寄存器21、同步字节寄存器22、由随机存储器(RAM)或类似部件组成的数据缓冲器23、多路转换器24、编码器25、并联一串联(P/S)转换器26、编码器27、再同步图形发生器28、再同步图形插入电路29、DSV计算电路30、写入顺序计数器31、多路转换器32、和脉冲流发生器33。编码器/译码器6的编码器部分相应于本发明的编码单元的实施例。
写入顺序计数器31按照诸如通道位时钟和字节时钟等时钟信号产生各种同步信号。这些来自写入顺序器31的同步信号用以控制编码器/译码器6内各部分的工作同步。1通道位时钟相当于RLL(1，7)调制码中1位数据。而且通过用12来分频通道位时钟得到此实施例中的字节时钟。
VFO寄存器21存储写入VFO同步字段中的VFO图案，同步字节寄存器22存储写入同步字段中的同步字节。数据缓冲器23存储从半导体芯片20经P/S转换器26得到的20～30字节的数据，即等于1数据块的数据。如上所述，必须使用以前数据块的再同步字节予先计算本数据块的DSV。因此，在此实施例中，必须在数据提供给编码器27之前，将数据提供给数据缓冲器23的一个数据块。换言之，在从DSV计算电路30得到DSV计算结果之后再从数据缓冲器23读出数据。按照来自写入顺序计数器31的读出同步信号控制的读出定时从数据缓冲器23读出数据。用多路转换器24多路传输来自VFO寄存器21的VFO图案、来自同步字节寄存器22的同步字节、和来自数据缓冲器23的数据并用编码器25编码成RLL(1，7)调制码。当进行这种编码时，编码器25在由来自写入顺序计数器31的插入同步信号决定的时刻插入再同步图案，它使从DSV计算电路30得到的DSV为最小值。将在下面说明DSV计算电路30。由编码器25输出的RLL(1，7)调制码提供给将在下面说明的多路转换器32。
在此实施例中，能由图6所示的MPU4任意改变数据缓冲器23的字节数。供给编码器25的再同步图案RSA或RSB可以从再同步图案发生器28经再同步图案插入电路29和DSV计算电路来供给，或者可以在同步字节寄存器22中存储再同步图案RSA和RSB，并且此已存储的再同步图案RSA或RSB可以经多路转换器24供给编码器25。
另一方面，来自P/S转换器26的数据被用编码器27编码成RLL(1，7)调制码，然后供给再同步图案插入电路29。再同步图案发生器28按照来自写入顺序计数器31的同步信号产生2种再同步图案RSA和RSB，并将再同步图案RSA和RSB提供给再同步图案插入电路29。再同步图案插入电路29将再同步图案RSA和RSB插入RLL(1，7)调制码，DSV计算电路30按照来自再同步图案插入电路29的RLL(1，7)调制码，响应来自写入顺序计数器31的同步信号对每个再同步图案RSA和RSB计算DSV。而且，DSV计算电路30向编码器25供给再同步图案RSA和RSB中使DSV最小的一种。
来自编码器25的RLL(1，7)调制码和来自ID格式器3A的格式化码供给多路转换器32。脉冲流发生器33能在除RLL(1，7)模式之外的模式下工作。例如脉冲流发生器33能以RLL(2，7)模式、擦除模式和ID格式化模式工作。在RLL(2，7)模式中，脉冲流发生器33输出一写入脉冲，其宽度为3/2T，其电平相当于开始记录时激光二极管8a的写入功率PW1，并且在记录结束时设置激光二极管8a的写入功率仅在宽度为1T时为0。相对2T或更大的写入数据，脉冲流发生器33增加一脉冲流，其宽度为T/2，电平相当于激光二极管8a的写入功率PW2。脉冲流发生器33的其它模式未直接涉及本发明的实质，本说明书中将省略对这些其它模式的说明。
图8是说明当记录在光盘10上的图案是最紧凑(IT)图案时，通道位时钟17WCC、数据流17WDT、光盘10上的标志域与脉冲流发生器33的输出电平的关系的图。在这种情况下，没有脉冲流加给后一半写入脉冲，写入功率仅取决于Pa和PW1。
图9说明当记录在光盘10上的图案是2T图案时通道位时钟17WCC、数据流17WDT、光盘10上的标志域和脉冲流发生器33的输出电平的关系。在这种情况下，没有脉冲流加给后一半写入脉冲，写入功率取决于Pa、PW1和PW2。
图10说明当记录在光盘10上的图案是最粗糙(7T)的图案时通道位时钟17WCC、数据流17WDT、光盘10上的标志域和脉冲流发生器33的输出电平的关系。在这种情况下，这里存在加到后一半写入脉冲的脉冲流，写入功率取决于Pa、PW1和PW2。
图11示出DSV计算电路30的一实施例的系统方框图。在图11中，DSV计算电路30包括输入部分41、计数器部分42、DSV计算部分43、DSV选择部分44、和予加载部分45。
图12更详细地示出在图11中所示的DSV计算电路30的结构的系统方框图。在图12中，输入部分41包括JK触发器411和412。计数器部分42包括计数器421～424和D触发器425～428。DSV计算部分43包括加法器431～434。DSV选择器部分44包括绝对值电路441和442、比较器443和多路转换器444。而且，予加载部分45包括予加载电路451。
再同步图案插入电路29包括多路转换器291和292。多路转换器291接收来自图7所示的编码器27的RLL(1，7)调制码和来自再同步图案发生器28的再同步图案RSA。多路转换器292接收来自编码器27的RLL(1，7)调制码和来自再同步图案发生器28的另一再同步图案RSB。
因此，转换成RLL(1，7)调制码的数据流17WDT输入到输入部分41的JK触发器411的J输入端和K输入端，通道位时钟17WCC输入到JK触发器的时钟输入端。同样地，转换成RLL(1，7)调制码的数据流17WDT输入到输入部分41的JK触发器412的J输入端和K输入端，通道位时钟17WCC输入到JK触发器412的时钟输入端。结果，输入部分41通过用通道位时钟17WCC锁存数据流17WDT使数据同步。接着，JK触发器411和412使通道位时钟17WCC触发以产生标志缘记录的PWM数据(写入脉冲)。PWM数据输入到计数器部分42的计数器421～424的每一个的启动输入端EN，但在输入到计数器422和424的启动输入端ENi之前转角PWM数据。
在图12中，通常由输入部分41的上面部分、计数器部分42、DSV计算部分43和予加载部分45形成用以插入再同步图案RSA的电路部分。另一方面，通常由输入部分41的下面部分、计数器部分42、DSV计算部分43和予加载部分45构成用以插入再同步图案RSB的电路部分。
转换来自图7所示的写入顺序计数器31的予加载脉冲CC3F并输入到输入部分41的计数器421～424中每一个的加载输入端LD。而且，来自将在下面说明的予加载部分45的加载值输入到输入部分41的计数器421～424中的每一个的加载值输入端。
计数器部分42独立地计数PWM数据的“1”和“0”。换言之，计数器421计数PWM数据的“1”，计数器422计数PWM数据的“0”，以便测量“1”和“0”各自的长度。同样地，计数器423计数PWM数据的“1”，计数器424计数PWM数据的“0”，以便测量“1”和“0”各自的长度。计数器421～424的输出被输入到相应的触发器425～428。并用例如在再同步字节的第三位成为有效的锁存时钟LTH锁存。因此，能及时保持DSV直到那点为止。
由写入顺序计数器31供给锁存时钟LTH。锁存时钟LTH的有效定时不限于再同步字节的第三位，有效定时可以是再同步字节的第三或下一位和再同步字节的5或最位后之前的更多位。由于将DSV的锁存定时在图7所示的编码器27中尽可能设置成该值刚刚变成确定的(固定的)之后的时刻，所以能尽可能早的设定DSV的计算开始时间，从而确实得到计算DSV的时间。
触发器425的输出和触发器426的已变换的输出都输入到DSV计算部分43的加法器431。此后计算在已锁存的PWM数据中作为“1”的数量与“0”的数量之间的差的DSV。而且，触发器427的输出和触发器428的已变换的输出都输入到DSV计算部分43的加法器432。相应地计算在已锁存的PWM数据中作为“1”的数量“0”的数量之间的差的DSV。
在此实施例中，数据“1”输入到加法器431和432的进位输入端，以矫正误差，此误差使在因计数部分42的计数器422和424的位反转输入而增加的时刻，所增加的值变成小于“1”。
此外，由于能通过在有再同步图案RSA的再同步字节的第21位插入“1”而产生再同步图案RSB，直到有再同步图案RSA和RSB的再同步字节的第20位为止，DSV是相同的。由于这个原因，利用直到再同步字节的第20位两系统的再同步图案RSA和RSB的DSV相同这一事实，首先将予加载脉冲CC3F输入到计数器421～424的加载输入端LD，来自予加载部分45的加载值随后输入到加载值输入端，并在再同步字节的第20位响应从写入顺序计数器31输入的予加载脉冲PLP进行予加载以在DSVs被锁存之后立即在加法器431和432中加入DSVs。
在加法器433中，将再同步图案RSA和DSV增加到来自加法器431的DSV输出中。同样，在加法器434中，将再同步图案RSB的DSV增加到来自加法器432的DSV输出中。再同步图案RSA和RSB的DSVs分别是±3，在DSVs被锁存在计数器部分42中之前按照PWM数据的状态选择再同步图案RSA和RSB的DSVs。在此实施例中，如果在再同步字节的第三位被锁存的PWM数据是正的，则再同步图案RSA和RSB的DSVs是正的。因而，加法器433相对于插入再同步图案RSA的PWM数据输出DSV，加法器434相对于插入再同步图案RSB的PWM数据输出DSV。
加法器433和434的进位被用作检查DSVs是正还是负的位。例如，如果进位是“1”，它表示来自加法器433和434的DSVs输出是正。
来自加法器433和434的DSVs输出被输入到DSV选择部分44内的相应的绝对值电路441和442。来自绝对值电路441和442的以加法器433和434的进位为基础的DSVs输出的绝对值输入到比较器443。比较器443输出用以选择再同步图案RSA或RSB的输出信号。以便选择具有较小绝对值的DSV。此选择信号输入到多路转换器444，从多路转换器444输出来自加法器433和434的DSVs输出之间的较小的DSV。此选择信号也输入到图7所示的编码器25。来自多路转换器444的DSV输出被输入到予加载部分45的予加载电路451。
如果来自绝对值电路441和442的DSVs输出的绝对值相等，则按照如下规则选择再同步图案RSA或RSB，这里DSV1代表来自加法器433的DSV输出，DSV2代表来自加法器434的DSV输出。换言之，当DSV1＝DSV2时选择再同步图案RSA，当DSV1＞0而DSV2＜0时选择再同步图案RSB，当DSV1＜0而DSV2＞0时选择再同步图案RSA。
在予加载部分45中，当来自多路转换器444的DSV输出满足DSV≥0时，予加载电路451就这样将来自DSV选择部分44的多路转换器444的DSV输出，作为加载值输入到计数器部分42的计数器421和423。另一方面，如果来自DSV选择部分44的多路转换器444的DSV输出满足DSV＜0，则在作为加载值输入到计数器部分42的计数器422和424之前，变换此来自多路转换器444的DSV输出。
在进行下一步计算之前，必须将用DSV选择部分44的多路转换器444选择的有较小绝对值的DSV作为加载值予加载到计数器部分42的计数器421～424。因而，在此实施例中，来自予加载电路451的加载值在再同步字节的第20位，响应予加载脉冲PLP，予加载进计数器421～424。而且，当将数据加载进计数器部分42内的计数器421～424时，希望在计算第一数据块的DSV之前计算同步字段VFO和同步字节SB的DSVs。在这种情况下，予先计算的同步字段VFO和同步字节SB的DSVs存储到寄存器(未示出)中，读出所存储的DSVs并在开始计算DSV之前加载入计数器421～424。
在示于图12的较上或靠下部分的用以处理未用DSV选择部分44选择的DSV的电路系统中，插入再同步字节的PWM数据，在再同步字节的第20和下一位，与在图12的另一部分的电路系统中的PWM数据相比，有相反的极性。因而，必须在再同步字节的某处转换PWM数据的极性。在此实施例中，在再同步字节的第14到第17位之间变换电路系统中PWM数据的极性，所说的电路系统用以处理未用DSV选择部分44选择的DSV。
虽然上述实施例应用RLL(1，7)调制码，但本发明不限于此，当本发明应用能产生有DC分量图案的调制码时，能获得同样效果。
而且，本发明不限于这些实施例，可以进行各种各样的变化和变更而不超出本发明的范围。
权利要求
1.一种用以将记录在记录介质上的数据编码的编码单元，所说的编码单元包括第一装置，用以当用予定的能产生有DC分量的图案的调制码编码的数据转换成脉宽调制数据时，将再同步字节插入数据字段内两数据块之间，所说的再同步节有再同步图案并且当数据字段内产生时钟滑移时也能实现同步；第二装置，用以计算予定数据块的数字和值，所说的数字和值指的是在脉宽调制数据中逻辑值“1”的总和与逻辑值“0”的总和之间的差；第三装置，用以控制所说的第一装置，使得有可使数字和的值最小的再同步图案的再同步字节插入本数据块中。
2.按照权利要求1所说的编码单元，其特征在于所说的第二装置包括第一计数器装置，用以计数脉宽调制数据中逻辑值“1”的总数；第二计数器装置，用以计数脉宽调制数据中逻辑值“0”的总数；加法器装置，用以在有效时间内按照来自所说的第一和第二计数器装置总输出之间的差得到数字和的值。
3.按照权利要求2所说的编码单元，其特征在于所说的予定调制码是扫描宽度限制(1，7)调制码，所说的第二装置锁存数字和的值直到出现到转换成扫描宽度限制(1，7)调制码的再同步字节的予定位的定时为止，这里所说的予定位是第三或下一位和5或在所说的再同步字节的最后位之前的更多位。
4.按照权利要求3所说的编码单元，其特征在于所说的加法器装置包括用以相加刚被锁存之后的数字和的值及再同步字节本身的数字和之值的加法部分。
5.按照权利要求4所说的编码单元，其特征在于所说的加法部分在再同步字节的予定位按照脉宽调制数据的极性确定被相加的再同步字节的数字和的值的极性。
6.按照权利要求2所说的编码单元，其特征在于予先所说的加法器装置的进位输入端设置为逻辑值“1”，以防止由于位倒转输入到所说的第二计数器装置使所加的值变得小于“1”。
7.按照权利要求2所说的编码单元，其特征在于所说的第一计数器装置包括第一计数器，用以在插入有第一再同步图案的再同步字节时计数脉宽调制数据中逻辑值“1”的数量，和第二计数器，用以在插入有第二再同步图案的再同步字节计数脉宽调制数据中逻辑值“1”的数量；所说的第二计数器装置包括第三计数器，用以在插入有第一再同步图案的再同步字节时计数脉宽调制数据中逻辑值“0”的数量，和第四计数器，用以在插入有第二再同步图案的再同步字节时计数脉宽调制数据中逻辑值“0”的数量；和所说的加法器装置包括第一加法部分，用以从由所说的第一和第三计数器输出的已计数的数值间的差获得数字和的值，和第二加法部分，用以从由所说的第二和第四计数器输出的已计数的数值间的差获得数字和的值。
8.按照权利要求7所说的编码单元，其特征在于所说的加法器装置还包括第三加法部分，用以将由第一加法部分输出的数字和的值和有第一再同步图案的再同步字节的数字和的值相加，并相对于插入有第一再同步图案的再同步字节的脉宽调制数据输出数字和的值；和第四加法部分，用以将来自所说的第二加法部分的数字和的值和有第二再同步图案的再同步字节的数字和的值相加，并相对于插入有第二再同步图案的再同步字节的脉宽调制数据输出数字和的值；所说的第三和第四加法部分分别输出一进位，作为指示数字和的值有正极性还是有负极性的判断信号。
9.按照权利要求8所说的编码单元，其特征在于所说的第三装置包括选择装置，用以按照所说的判断信号，在来自所说的第三和第四加法部分的数字和的值之间有选择地输出有更小绝对值的数字和的值。
10.按照权利要求9所说的编码单元，其特征在于当分别用DSV1和DSV2代表来自所说的第三和第四加法部分的数字和的值，而且DSV1和DSV2的绝对值相等时，在DSV1＝DSV2时所说的选择装置选择第一再同步图案，在DSV1＞0而DSV2＜0时选择第二再同步图案，在DSV1＜0而DSV2＞0时选择第一再同步图案。
11.按照权利要求9所说的编码单元，其特征在于所说的第三装置还包括予加载装置。用以用与再同步字节的予定位相应的定时，将有更小绝对值的来自所说的选择装置的数字和的值予加载到所说的第一～第四计数器。
12.按照权利要求11所说的编码单元，其特征在于所说的予加载装置当数字和的值有正极性时，将来自所说的选择装置的数字和的值予加载到所说的第一和第二计数器，当数字和的值有负极性时，在变换此数字和的值之后，将来自所说的选择装置的数字和的值予加载到所说的第三和第四计数器。
13.按照权利要求1所说的编码装置，其特征在于所说的第一装置包括存储装置，用以至少暂时存储本数据块之前的1数据块的数据。
14.一种用以在记录介质上编码并记录数据的存储单元，所说的存储单元包括第一装置，用以当用能产生有DC分量的图案的予定调制码编码的数据转换成脉宽调制数据时，将再同步字节插入二数据块之间，所说的再同步字节有再同步图案，并且当数据字段内产生时钟滑移时达到同步；第二装置，用以计算予定数据块的数字和的值，所说的数字和的值指的是脉宽调制数据中逻辑值“1”的总和与逻辑值“0”的总和之间的差；第三装置，用以控制所说的第一装置，从而使有可使数字和之值最小的再同步图案的再同步字节插入本数据块中；和记录装置，用以将由所说的第一装置得到的脉宽调制数据记录在记录介质上。
15.按照权利要求14所说的记录单元，其特征在于所说的第二装置包括第一计数器装置，用以计数脉宽调制数据中逻辑值“1”的总和；第二计数器装置，用以计数脉宽调制数据中逻辑值“0”的总和；和加法器装置，用以根据来自所说的第一和第二计数器装置的总和之间的差在有效时间内获得数字和的值。
16.按照权利要求15所说的存储单元，其特征在于所说的予定调制码是扫描宽度限制(1，7)调制码，所说的第二装置锁存数字和的值，直到出现转换成扫描宽度限制(1，7)调制码的再同步字节的予定位的定时为止，这里所说的予定位是第三或下一位和5或者在所说的再同步字节的最后位之前的更多位。
17.按照权利要求16所说的存储单元，其特征在于所说的加法器装置包括加法部分，用以将被锁存之后的数字和的值与再同步字节本身的数字和之值相加。
18.按照权利要求17所说的存储单元，其特征在于所说的加法部分确定按照脉宽调制数据的极性相加的再同步字节的数字和之值在再同步字节予定位的极性。
19.按照权利要求15所说的存储单元，其特征在于予先将所说的加法器装置的进位输入端置位在逻辑值“1”，从而防止由于位变换输入到所说的第二计数器装置使所加的值变成小于“1”。
20.按照权利要求15所说的存储单元，其特征在于所说的第一计数器装置包括第一计数器，用以在插入有第一再同步图案的再同步字节时计数脉宽调制数据中逻辑值“1”，的数量，和第二计数器，用以在插入有第二再同步图案的再同步字节时计数脉宽调制数据中逻辑值“1”的数量；所说的第二计数器装置包括第三计数器，用以当插入有第一再同步图案的再同步字节时，计数脉宽调制数据中逻辑值“0”的数量，和第四计数器，用以当插入有第二再同步图案的再同步字节时计数脉宽调制数据中逻辑值“0”的数量；所说的加法器装置包括第一加法部分，用以由来自所说的第一和第三计数器的计数值之间的差得到数字和的值，和第二加法部分，用以由来自所说的第二和第四计数器的计数值之间的差得到数字和之值。
21.按照权利要求20所说的存储单元，其特征在于所说的加法器装置还包括第三加法部分，用以将来自所说的第一加法部分的数字和的值和有第一再同步图案的再同步字节的数字和的值相加，并相对于插入有第一再同步图案的再同步字节的脉宽调制数据输出数字和之值；第四加法部分，用以将来自所说的第二加法部分的数字和之值与有第二再同步图案的再同步字节的数字和的值相加，并相对于插入有第二再同步图案的再同步字节的脉宽调制数据输出数字和的值；所说的第三和第四加法部分分别输出一进位作为表明数字和的值有正极性还是有负极性的判断信号。
22.按照权利要求21所说的存储单元，其特征在于所说的第三装置包括选择装置，用以按照所说的判断信号有选择地输出更小绝对值的，在来自所说的第三和第四加法部分的数字和的值之间的数字和的值。
23.按照权利要求22所说的存储单元，其特征在于当分别用DSV1和DSV2代表从所说的第三和第四加法部分输出的数字和之值而且DSV1和DSV2的绝对值相等时，在DSV1＝DSV2时所说的选择装置选择第一再同步图案，在DS1＞0而DSV2＜0时选择第二再同步图案，在DSV1＜0而DSV2＞0时选择第一再同步图案。
24.按照权利要求22所说的存储单元，其特征在于所说的第三装置还包括予加载装置，用以用与再同步字节的予定位相位的定时，将来自所说的选择装置的有较小绝对值的数字和的值予加载到所说的第一～第四计数器。
25.按照权利要求24所说的存储单元，其特征在于所说的予加载装置当数字和的值有正极性时，将来自所说的选择装置的数字和的值予加载到所说的第一和第二计数器，当数字和的值有负极性时，在变换此数字和的值之后，将来自所说的选择装置的数字和的值予加载到所说的第三和第四计数器。
26.按照权利要求14所说的存储单元，其特征在于所说的第一装置包括存储装置，用以至少暂时存储本数据块之前的1数据块的数据。
全文摘要
一种编码单元，对记录介质上的数据编码，此单元包括第一部分，当产生有DC分量的图案的预定调制码编码的数据转换成脉宽调制数据时，将再同步字节插入数据字段内的两数据块之间，且当数据段内产生时钟滑移时实现同步；第二部分，计算预定数据块的数字和的值，数字和的值指的是脉宽调制数据中逻辑值“1”的总和与“0”的总和之间的差；和第三部分，用以计算第一部分，以便将有使数字和的值最小的再同步图案的再同步字节插入本数据块。
文档编号G06F3/08GK1135073SQ9610067
公开日1996年11月6日 申请日期1996年1月24日 优先权日1995年3月31日
发明者柳茂知, 古田聪 申请人:富士通株式会社