地址映射的制作方法
【技术领域】
[0001]本发明大体来说涉及半导体存储器及方法，且更特定来说，涉及地址映射。
【背景技术】
[0002]存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型存储器。易失性存储器可需要电力来维持其数据(例如，信息)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在未被供电时存留所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器、静态随机存取存储器(SRAM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)及电阻性随机存取存储器(RRAM))及磁性随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))以及其它存储器。
[0003]可将存储器装置组合在一起以形成固态驱动器(SSD)。固态驱动器可包含非易失性存储器，例如NAND快闪存储器及/或NOR快闪存储器，及/或可包含易失性存储器，例如DRAM以及各种其它类型的非易失性及易失性存储器。快闪存储器装置(包含浮动栅极快闪装置及电荷陷阱快闪(CTF)装置)可包括具有用于存储电荷的存储结构(例如，浮动栅极或电荷陷获结构)的存储器单元且可用作用于广泛电子应用的非易失性存储器。
[0004]各种设备(例如，计算系统)可包括耦合到主机(例如，个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡读取器以及各种其它类型的主机)的SSD。举例来说，与SSD操作相关联的存储器管理过程可由于子页写入、未对准写入及/或不可预测的时间及空间局部性而遭受低效性的缺点。此类低效性可归因于若干因素，例如与从主机接收的命令(例如，写入、读取、擦除等)相关联的输入/输出(I/O)工作负载模式不规则性，这可增加写入放大及/或降低无用单元收集效率以及其它缺点。存储器管理过程通常采用逻辑到物理(L2P)映射数据结构(例如，表)来在逻辑地址空间与物理地址空间之间进行映射(例如，以确定存储于存储器上的物理数据的位置)。然而，许多当前的L2P映射方法不能够有效地考虑到主机I/O工作负载模式不规则性。
【附图说明】
[0005]图1是根据本发明的一定数目个实施例呈包含至少一个存储器系统的计算系统的形式的设备的框图。
[0006]图2是根据先前地址映射方法的逻辑到物理地址映射。
[0007]图3是根据本发明的一定数目个实施例的逻辑到物理地址映射。
[0008]图4图解说明根据本发明的一定数目个实施例的一定数目个映射单位群组。
[0009]图5图解说明根据本发明的一定数目个实施例与地址映射相关联的一定数目个映射单位。
[0010]图6图解说明根据本发明的一定数目个实施例与地址映射相关联的一定数目个映射单位。
[0011]图7图解说明根据本发明的一定数目个实施例与地址映射相关联的一定数目个映射单位。
[0012]图8图解说明根据本发明的一定数目个实施例与地址映射相关联的一定数目个映射单位。
[0013]图9图解说明根据本发明的一定数目个实施例与地址映射相关联的一定数目个映射单位。
[0014]图10图解说明根据本发明的一定数目个实施例与更新映射单位相关联的功能流程图。
【具体实施方式】
[0015]本发明包含用于地址映射的方法、存储器单位及设备。一种方法包含提供具有对应于一定数目个逻辑地址的逻辑到物理映射数据的映射单位。所述映射单位具有与其相关联的可变数据单位类型，且包括:第一部分，其包括指示具有由所述可变数据单位类型界定的大小的一定数目个物理数据单位在存储器上的位置的映射数据；及第二部分，其包括指示所述映射单位所属的映射单位群组的一定数目个其它映射单位在所述存储器上的位置的映射数据。
[0016]举例来说，本发明的一定数目个实施例可提供一种可基于主机的I/O工作负载而加以调整的逻辑到物理地址映射方法。如此，一定数目个实施例可提供若干益处，例如与先前地址映射技术相比，无用单元收集效率得以改进及/或写入放大得以减小。
[0017]在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一定数目个实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及/或结构改变，而不背离本发明的范围。如本文中所使用，标示符“D”及“m”(尤其是关于图式中的参考编号)指示如此标示的一定数目个特定特征可与本发明的一定数目个实施例包含在一起。如本文中所使用，“一定数目个”某物可指代一或多个此种事物。
[0018]本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，在图3中301可指代元件“01”，且在图4中类似元件可指代为401。如将了解，可添加、交换及/或消除本文中各种实施例中所展示的元件以便提供本发明的一定数目个额外实施例。另外，将了解，各图中所提供的元件的比例及相对标度打算图解说明本发明的实施例且不应视为具限制意义。
[0019]图1是根据本发明的一定数目个实施例呈包含至少一个存储器系统104的计算系统100的形式的设备的框图。如本文中所使用，还可将存储器系统104、控制器108或存储器装置110单独地视为“设备”。存储器系统104可以是例如固态驱动器(SSD)且可包含主机接口 106、控制器108 (例如，处理器及/或其它控制电路)及可为存储器系统104提供存储卷的一定数目个存储器装置110-1.....11-D (例如，固态存储器装置，例如NAND快闪装置)。在一定数目个实施例中，控制器108、存储器装置110-1到I1-D及/或主机接口 106可在物理上位于单个裸片上或位于单个封装内(例如，受管理NAND应用)。此外，在一定数目个实施例中，存储器(例如，存储器装置110-1到110-D)可包含单个存储器装置。在此实例中，存储器装置110-1到IlO-D中的每一者对应于相应存储器通道，所述存储器通道可包括存储器装置(例如，裸片或芯片)群组；然而，实施例并不受此限制。另外，在一定数目个实施例中，存储器装置110可包括不同类型的存储器。例如，存储器装置110-1到IlO-D可包括相变存储器装置、DRAM装置、多电平(MLC)NAND快闪装置、单电平(SLC)NAND快闪装置及/或其组合。
[0020]主机接口 106可用于在存储器系统104与主机102之间传送数据。接口 106可呈标准化接口的形式。举例来说，当存储器系统104在计算系统101中用于数据存储时，接口106可为串行高级技术附件(SATA)、串行附接SCSI (SAS)、高速外围组件互连(PCIe)或通用串行总线(USB)以及其它连接器及接口。然而，一股来说，接口 106可提供用于在存储器系统104与主机102之间传递控制、地址、数据及其它信号的接口，主机102具有用于接口 106的兼容接受器。主机102可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡读取器以及各种其它类型的主机。主机102可包含系统主板及/或底板且可包含一定数目个存储器存取装置(例如，一定数目个处理器)。
[0021]控制器108可与存储器(例如，存储器装置110-1到110-D)进行通信以控制数据读取、写入及擦除操作以及其它操作。举例来说，控制器108可包含呈硬件及/或固件(例如，一或多个集成电路)及/或软件的形式的一定数目个组件，其用于控制对存储器的存取及/或用于促进主机102与存储器之间的数据传送。
[0022]在图1中所图解说明的实例中，控制器108包含主机I/O管理组件112、快闪转换层(FTL) 114及存储器单位管理组件116。然而，控制器108可包含为不使本发明的实施例模糊而未图解说明的各种其它组件。此外，虽然将组件112、114及116图解说明为驻存于控制器108上，但在一些实施例中，组件112、114及/或116可驻存于系统100中的别处(例如，作为独立组件或驻存于系统的不同组件上)。
[0023]举例来说，在其中存储器(例如，存储器装置110-1到110-D)包含一定数目个存储器单元阵列的实施例中，所述阵列可为具有NAND架构的快闪阵列。然而，实施例并不限于特定类型的存储器阵列或阵列架构。例如，所述存储器单元可被分组成一定数目个块，其被作为一群组一起擦除且可每块存储一定数目个数据页。一定数目个块可包含于存储器单元平面中且一阵列可包含一定数目个平面。如本文中所使用，“数据页”指代控制器108经配置以作为单个写入/读取操作的一部分而向存储器110写入/从存储器110读取的数据量且可称为“快闪页”。作为一实例，存储器装置可具有8KB (千字节)的页大小且可经配置以存储每块128个数据页、每平面2048个块及每装置16个平面。
[0024]不同于传统的硬盘驱动器，存储于快闪存储器中的数据无法被直接改写。也就是说，在向快闪单元块重写数据之间必须将其擦除(例如，一次一页)。在其中存储器装置110-1到I1-D中的至少一者包括快闪存储器单元的实施例中，控制器108可经由逻辑到物理映射方案来管理在主机102与存储器110之间传送的数据。例如，快闪转换层114可采用逻辑寻址方案(例如，逻辑块寻址(LBA))。作为一实例，当从主机102接收的新数据将替换已写入到存储器110的较旧数据时，控制器108可将所述新数据写入在存储器110上的新位置中，且FTL 114的逻辑到物理映射可经更新使得与正写入的新数据相关联的对应逻辑地址指示(例如，指向)新物理位置。不再存储有效数据的旧位置在被再次写入之前将被擦除。
[0025]快闪存储器单元在被循环(例如，编程/擦除)有限次数之后，其即可变得不可靠。控制器108可实施磨损均衡来控制对存储器110的磨损速率，这可通过使对特定群组(例如，块)执行的编程/擦除循环较均匀地散布在整个阵列上而减少所述循环的数目。磨损均衡可包含一种称为无用单元收集的技术，其可包含对具有最无效页的块进行回收(例如，擦除并使得可用于写入)。无效页可指代含有无效数据的页(例如，不再具有与其相关联的最新映射的页)。或者，无用单元收集可包含回收具有多于阈值量的无效页的块。如果针对写入操作存在足够自由块，那么可不发生无用单元收集操作。
[0026]写入放大可在向快闪存储器装置110写入数据时发生。当随机地向存储器阵列写入数据时，控制