级方便，FPGA的其他GP1可根据需要扩展成其他功能。
[0020]如附图2所示，所述系统中的时序模块是通过Verilog HDL代码来实现，经过仿真、编译、综合后分配管脚，最后生成时序模块。它在整个时序控制系统中的作用是:接收来自n1s II软核CPU模块分区模式控制信号后通过控制逻辑进行解析，然后选择相应的子时序模块工作，并反馈工作状态；子时序模块包括单两路、双两路、单四路、双四路、六路/八路、单PCH、双PCH等模块。
[0021]如附图3所示，所述I2C模块用于时序控制系统与管理电路之间的通信，该模块顺序包括I2C总线接口模块、字节控制模块和位控制模块，且该模块将接收到的数据转换成bit流处理或者将需要发送的数据转换为字节进行处理。
[0022]如附图4所示，所述分区模式侦测模块通过接收服务器系统中的在位信息自动判断出采用的分区配置模式，并发送分区模式信号到CPU模块进行处理，同时打开使能信号EN ;如果侦测到输入信号异常，则关闭使能信号，确保时序控制系统不会工作；也可以根据需要强制输出某一种分区配置模式；上述在位信息包括CPU、CPU Board,PCH,PCH Board的在位信息。
[0023]如附图5所示，时序控制系统的建立具体为:利用Quartus II软件中的Qsys通过添加 n1s II Processor、JTAG Debug Module、System ID、EPCS Flash Controller、ΡΙ0、时序模块、I2C模块和侦测模块等组成。配置及编译n1s II，分配引脚，配置工程，综合编译后即可完成n1s II系统的软核搭建。
[0024]实施例:基于n1s II的服务器系统不同分区的时序控制方法的操作过程如下: 当多路服务器系统中采用了 FPGA器件并且支持多种时序控制模式时，可使用此方案进行灵活地时序控制。
[0025]建立时序模块、I2C模块和分区模式侦测模块的IP核。编写基于Verilog HDL的时序模块、I2C模块和分区模式侦测模块，经过仿真、编译、管脚分配，最后生成相应的IP核。
[0026]搭建时序控制系统。通过Quartus II软件中的Qsys添加n1s II Processor、JTAG Debug Moduleλ SDRAM Controller、System ID、EPCS Flash Controller、on chip RAM、P1、时序模块、I2C模块和分区模式侦测模块等基于Avalon总线的IP核，然后分配引脚、配置工程、综合编译，得到可下载文件。
[0027]将可下载文件下载到FPGA器件中，重新上电后即可正常工作。
[0028]上述【具体实施方式】仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述【具体实施方式】，任何符合本发明的一种基于n1s II的服务器系统不同分区的时序控制方法的权利要求书的且任何所述技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。
【主权项】
1.一种基于n1s II的服务器系统不同分区的时序控制方法，其特征在于，其具体实现过程为: 首先，构建n1s II软核处理器的时序控制系统，该时序控制系统包括以下功能模块:时序模块、I2C模块、SDRAM控制模块、片外flash存储控制模块、CPU模块、分区模式侦测模块，所有功能模块均通过Avalon总线连接； 分区模式侦测模块实时侦测系统的分区模式，然后发送分区模式信号到CPU模块； CPU模块根据分区模式，产生控制信号发送到时序模块，并通过I2C模块与管理电路进行通信，反馈分区模式及时序信息； 时序模块根据n1s II软核的CPU模块发送的控制信号进行不同的子时序模块的选择，该子时序模块包括单两路、双两路、单四路、双四路、六路/八路、单PCH、双PCH模块。
2.根据权利要求1所述的一种基于n1sII的服务器系统不同分区的时序控制方法，其特征在于，所述系统中的时序模块是通过Verilog HDL代码来实现，该时序模块接收来自(PU模块发送来的分区模式控制信号后通过控制逻辑进行解析，然后选择相应的子时序模块工作，并反馈工作状态。
3.根据权利要求1所述的一种基于n1sII的服务器系统不同分区的时序控制方法，其特征在于，所述I2C模块用于时序控制系统与管理电路之间的通信，该模块顺序包括I2C总线接口模块、字节控制模块和位控制模块，且该模块将接收到的数据转换成bit流处理或者将需要发送的数据转换为字节进行处理。
4.根据权利要求1所述的一种基于n1sII的服务器系统不同分区的时序控制方法，其特征在于，所述分区模式侦测模块通过接收服务器系统中的在位信息自动判断出采用的分区配置模式，并发送分区模式信号到CPU模块进行处理，同时打开使能信号EN ;如果侦测到输入信号异常，则关闭使能信号，确保时序控制系统不会工作；上述在位信息包括CPU、CPU Board, PCH, PCH Board 的在位信息。
【专利摘要】本发明公开了一种基于nios II的服务器系统不同分区的时序控制方法，其具体实现过程为：通过Avalon总线，实现对外围时序模块、I2C总线模块、SDRAM模块、片外flash存储模块等电路的控制。分区模式侦测模块实时侦测系统的分区模式，然后发送分区模式信号到CPU模块。CPU模块根据分区模式，产生控制信号发送到时序模块，并通过I2C模块与管理电路进行通信，反馈分区模式及时序信息。时序模块根据CPU模块发送的控制信号进行不同的子时序模块的选择。该一种基于nios II的服务器系统不同分区的时序控制方法与现有技术相比，能够自动侦测分区模式进行相应的时序控制，并实现了Multi-PCH的时序控制方式，为多路的分区配置提供了灵活的方式。
【IPC分类】G06F13-20, G06F1-14
【公开号】CN104656741
【申请号】CN201510110367
【发明人】黄小东, 薛广营, 吴浩
【申请人】浪潮集团有限公司
【公开日】2015年5月27日
【申请日】2015年3月13日