Feol/mol/beol中的不同缩放比率的制作方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及生成缩放集成芯片设计的方法。
【背景技术】
[0002]在过去的四十年中，集成电路(IC)的密度已经根据称为摩尔定律的关系而增加。摩尔定律规定从一个技术节点到另一个技术节点(即，每18个月)，集成电路(IC)内的晶体管数量会加倍，因此用于固定数量晶体管的芯片面积将减小一半。更小的尺寸提供了硅成本的节省和IC性能的增加(例如，增加处理速度、存储器容量等)。在很大程度上，IC性能中的这种显著的增加已经迎来了当前信息时代的曙光。然而，不同于不考虑人类活动而适用的自然法则，只要创新者克服了与其相关联的技术挑战，摩尔定律就可以适用。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于生成缩放集成芯片设计的方法，包括:形成包括集成芯片的图示的初始集成芯片(IC)设计，其中，所述集成芯片具有前道工序(FEOL)部分、后道工序(BEOL)部分和设置在所述FEOL部分与所述BEOL部分之间的中间工序(MOL)部分；以及通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片(IC)设计。
[0004]该方法进一步包括:以不同缩放比率对所述MOL部分的不同设计层进行缩放，以避免所述FEOL部分和所述BEOL部分之间的未对准误差。
[0005]在该方法中，所述BEOL部分包括:第一金属通孔设计层；以及第一金属线设计层，设置在所述第一金属通孔设计层之上。
[0006]在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；并且所述MOL部分包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层以及被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。
[0007]该方法进一步包括:以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；并且以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的所述间距。
[0008]在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层相匹配，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。
[0009]在该方法中，以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率大于对所述FEOL部分进行缩放的FEOL缩放比率；所述MD缩放比率等于所述FEOL缩放比率；以及所述MP缩放比率大于所述FEOL缩放比率。
[0010]在该方法中，所述FEOL缩放比率介于所述初始IC设计的大约70%与大约80%之间的范围内。
[0011]在该方法中，所述FEOL缩放比率等于所述初始IC设计内的所述多晶硅设计层的间距除以所述缩放IC设计内的所述多晶硅设计层的缩放间距。
[0012]该方法进一步包括:基于所述缩放集成芯片设计，在半导体衬底上生成集成芯片。
[0013]根据本发明的另一方面，提供了一种用于生成缩放集成芯片设计的方法，包括:形成包括集成芯片的图示的初始集成芯片(IC)设计，所述集成芯片具有前道工序(FEOL)部分、中间工序(MOL)部分和后道工序(BEOL)部分；以FEOL缩放比率对所述FEOL部分进行缩放；以第一 MOL缩放比率对所述MOL部分内的第一设计层进行缩放以实现缩放第一 MOL设计层，所述缩放第一 MOL设计层的第一间距与所述FEOL部分内的栅极设计层的间距相匹配；以第二 MOL缩放比率对所述MOL部分内的第二设计层进行缩放；以及以BEOL缩放比率对所述BEOL部分进行缩放，所述BEOL缩放比率不同于所述FEOL缩放比率。
[0014]在该方法中，所述BEOL部分包括:第一金属通孔设计层；以及第一金属线设计层，被设置在所述第一金属通孔设计层之上。
[0015]在该方法中，所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；所述第一设计层包括被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的MD设计层；以及所述第二设计层包括被配置为将所述半导体衬底内的有源区域连接到所述第一金属通孔设计层的MP设计层。
[0016]该方法进一步包括:以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放以实现所述缩放IC设计内的缩放MD设计层，其中，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距与所述缩放多晶硅设计层的所述间距不同。
[0017]在该方法中，所述第二间距的值允许所述MP设计层与所述多晶硅设计层和所述第一金属通孔设计层电接触，从而防止所述FEOL部分和所述BEOL部分之间的未对准问题。
[0018]在该方法中，所述BEOL缩放比率大于所述FEOL缩放比率；所述第一 MOL缩放比率等于所述FEOL缩放比率；以及所述第二 MOL缩放比率大于所述FEOL缩放比率。
[0019]在该方法中，所述FEOL缩放比率介于大约70%与大约80%之间的范围内。
[0020]根据本发明的又一方面，提供了一种EDA(电子设计自动化)工具，包括:存储元件，被配置为存储包括集成芯片的图示的初始集成芯片(IC)设计，其中所述集成芯片具有前道工序(FEOL)部分、后道工序(BEOL)部分和设置在所述FEOL部分和所述BEOL部分之间的中间工序(MOL)部分；以及缩放元件，被配置为通过以不同缩放比率对所述初始IC设计的所述FEOL部分和所述BEOL部分进行缩放来形成缩放集成芯片(IC)设计。
[0021]在该EDA工具中，所述BEOL部分包括第一金属通孔设计层，和设置在所述第一金属通孔设计层之上的第一金属线设计层；所述FEOL部分包括设置在半导体衬底上方的多晶硅设计层；以及所述MOL部分包括MD设计层，设置在被配置为将所述多晶硅设计层连接到所述第一金属通孔设计层的位置处，和MP设计层，设置在被配置为将所述半导体衬底连接到所述第一金属通孔设计层的位置。
[0022]在该EDA工具中，所述缩放元件被配置为以MD缩放比率对所述初始IC设计内的初始MD设计层进行缩放，以实现所述缩放IC设计内的缩放MD设计层，所述缩放MD设计层的第一间距与所述缩放IC设计内的缩放多晶硅设计层的间距相匹配；以及所述缩放元件被配置为以MP缩放比率对所述初始IC设计的初始MP设计层进行缩放，以实现所述缩放IC设计内的缩放MP设计层，所述缩放MP设计层的第二间距不同于所述缩放多晶硅设计层的间距。
【附图说明】
[0023]图1示出了生成具有不同FEOL缩放比率和BEOL缩放比率的缩放集成芯片设计的方法的一些实施例的流程图。
[0024]图2至图4示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。
[0025]图5示出了生成缩放集成芯片设计的方法的一些可选实施例的流程图。
[0026]图6和图7示出了对应于生成缩放集成芯片设计的公开的方法的集成芯片的截面图的一些实施例。
[0027]图8示出了被配置为执行生成缩放集成芯片设计的公开的方法的EDA (电子设计自动化)工具的一些实施例的框图。
【具体实施方式】
[0028]本文中参照附图进行描述，在通篇描述中，通常利用相同的参考符号来表示相同的元件，并且不同的结构不必按比例绘制。在以下的说明书中，出于解释的目的，阐述了许多具体细节以方便理