自适应总线端接设备及方法
【技术领域】
[0001]本文中所描述的结构及方法涉及例如计算机及微处理器总线的数字信号发射总线，包含此类总线的阻抗端接以减少由总线信号从所述总线的一或多个端往回朝向总线驱动器及接收器的反射导致的干扰。
【背景技术】
[0002]在当今世界，主动地追求便携式电子装置计算、数字通信及大服务器群的不断增加的计算速度及经减小电力消耗。复杂计算应用、极其复杂的通信算法及大服务器存取负载驱动对计算速度的需求。电池再充电循环之间的经增加时间的用户需求及服务器群的大能量要求驱动对经减小电力消耗的追求。使计算速度的现有技术水平进步同时减小电力消耗是困难的，这是因为这两个问题直接相关。一般来说，增加给定硬件配置的时钟速度引起更高电力消耗。
[0003]当前计算装置的主要数据带宽瓶颈及电力消耗部分为用于存取可寻址装置的存储器信道及其它并联总线。此类信道及总线(例如，与例如双倍数据速率(“DDR”)同步动态随机存取存储器(“SDRAM”)的当前技术水平的存储器技术相关联的通信信道)在与每一地址、控制及时钟信号路径相关联的端接负载中消耗大量电力。较后端接负载通常由在每一总线信号路径的接收器端处电连接的一或多个固定端接电阻器组成。端接电阻器在接收器端处使总线加负载以吸收可以其它方式往回反射到总线上的接收装置的高速总线信号。此些反射可干扰总线信号在接收装置处的相干接收。
[0004]图1是计算机存储器总线105的现有技术示意图。计算机存储器总线105是本文中所描述的实施例可适用的并联数字信号总线的实例。在实例性存储器总线105的情形中，由存储器控制器115将地址及控制(“ADD/CTRL”)信号强加于总线导体110上。存储器控制器115还在总线导体120上发射一或多个时钟信号。所述时钟信号用于对进入动态随机存取(“DRAM”)装置125的地址及控制字进行计时。在数据(“DQ”)总线130上将所寻址数据字发射到DRAM装置125或从DRAM装置125检索所寻址数据字。
[0005]地址、控制及时钟总线导体通常各自个别地端接于总线105的距存储器控制器115最远的端135处，在越过最后一个总线装置(例如，DRAM装置140)的点处。总线105的端135在本文中称为总线的“接收器端”。总线导体110、120中的每一者通常与固定值电阻器R_TERM(例如，电阻器R_TERM 145)端接。每一端接电阻器R_TERM连接于对应总线导体的接收器端与称为“电压端接端子”(“VTT”)的共用经调节电压节点150之间。由称为“VTT发电机” 160的电压调节器维持经调节电压节点150处的电压电平。
[0006]所描述的总线端接提供对总线导体110、120中的每一者的阻尼以减少从如先前所描述的总线导体的接收器端135的总线信号反射。与特定总线导体相关联的端接电阻器的较低电阻值因较高总线计时频率而提供如可能需要的较大阻尼。然而，较低电阻值还增加穿过所述总线导体的电流流量及总体电力消耗，即使当没有信号在总线导体上发射时。因此，端接电阻值通常选择为电力消耗与以最高预期总线计时速率进行的可靠总线操作之间的折中。
【发明内容】
[0007]本文中所揭示的设备及方法根据数字信号总线的目前或预期状态自适应地选择总线端接阻抗。如本文中所使用，术语“数字信号总线的状态”、“总线的状态”及“总线状态”应意指用于对进入或离开连接到总线的装置的总线信号进行计时的时钟信号的频率及/或一或多个总线导体(在本文中还称为“总线线路”)上的总线信号活动。总线信号活动的状态可与总线睡眠状态或电源关闭状态相关联。总线信号状态还可与由总线控制器(例如，在如本文中所描述的计算机存储器总线的实例性情形中的存储器控制器)选择的总线的一或多个部分或整个总线相关联。术语“总线状态信息”应意指与总线状态相关的信息。总线状态信息可跨越通信信道从控制器发送到本文中所揭示的设备的一些实施例。在一些实施例中，总线状态信息可由所揭示的设备的一或多个组件导出且发送到所揭示的设备的其它部分。
[0008]可变端接电阻器在每一总线导体的端接端处串联布置于端接开关与共用电压节点之间。应注意，如本文中所使用的术语“可变端接电阻器”应意指其值可变化的单个电阻元件或以一或多个元件可选自其的串联及/或并联网络布置以使端接电阻器的电阻值变化的电阻元件群组。本文中的实施例选择与对应总线导体相关联的端接开关的电阻值及断开或闭合状态以控制所述总线导体的端接阻抗。可通过断开相关联端接开关而使总线导体端接达到高阻抗状态。在端接开关处于闭合状态中的情况下，可通过选择较低值端接电阻器而增加特定总线导体的端接负载。如此操作可实现总线信号在所述导体上以较高速度的成功发射及接收,而且增加穿过所述导体的电流流量且增加电力消耗。因此,本文中的实施例实现数字信号总线的调谐以用于与可靠总线操作一致的最低电力消耗。
[0009]一些实施例处理当前或预期总线状态信息以做出总线导体端接阻抗决策。可由在所揭示设备外部的装置(例如总线控制器)将所述总线状态信息发送到所揭示设备。可跨越将端接的总线的一或多个线路或跨越将控制器链接到所揭示设备的特殊用途端接总线发送所述总线状态信息。或者或另外，一些实施例可作用于由所揭示设备从数字信号总线直接感测的总线状态信息。举例来说，一些实施例可包含耦合到总线的时钟线路的时钟频率检测逻辑。所述时钟频率检测逻辑可感测总线的当前操作速度且将此总线状态信息发送到所揭示设备内的其它逻辑以用于做出总线端接阻抗决策。或者或另外，一些实施例可仅作用于命令以设置一或多个总线导体的特定端接电阻。此些命令可从在所揭示设备外部的装置(例如，总线控制器)接收或可由总线状态感测装置(例如前面所提及的时钟频率检测逻辑)在内部产生。
【附图说明】
[0010]图1是计算机存储器总线的现有技术示意图。
[0011]图2是根据本发明的各种实例性实施例的自适应数字总线端接设备的示意图，关于实例性数字存储器总线展示所述总线端接设备。
[0012]图3是根据各种实例性活动图解说明由电子电路进行的数字信号总线的自适应阻抗端接的实例性方法的流程图。
【具体实施方式】
[0013]图2是根据本发明的各种实例性实施例的自适应数字总线端接设备200的示意图。关于如先前所描述的实例性数字存储器(DRAM)总线105展示总线端接设备200。然而，应注意，本文中所描述的结构及方法适用于许多类型的数字信号总线且DRAM总线仅为数字信号总线的实例。因此，术语“DRAM总线105”、“数字存储器总线105”及“数字信号总线105”在本文中互换地使用。
[0014]自适应总线端接设备200包含多个端接开关210 (例如，开关210A、210B、210C及210D)。每一端接开关210将与总线信号导体(例如，与ADD/CTRL信号导体110中的每一者及与总线时钟信号导体120中的每一者)单个地串联耦合。每一端接开关210在距数字信号总线105的驱动器端最远的接收器端135处耦合到对应总线导体。每一端接开关210经配置以在端接开关210断开时使对应总线信号导体在总线105的接收器端135处电断开。
[0015]自适应总线端接设备200还包含多个可变端接电阻器215 (例如，可变端接电阻器215A、215B、215C及21?)。每一可变端接电阻器215串联耦合于对应端接开关210的端接端子220(例如，端接端子220A、220B、220C及220D)与共用电压节点150之间。端接开关210的端接端子220仅在端接开关210闭合时电连接到总线105的接收器端135。应注意，每一可变端接电阻器215可由多个固定值电阻器的切换式串联及/或并联组合组成。
[0016]自适应总线端接设备200进一步包含耦合到多个端接开关210及多个可变端接电阻器215的端接逻辑模块225。端接逻辑模块225接收如下文所描述的总线状态信息及/或一或多个总线端接命令。端接逻辑模块225使用总线状态信息及/或总线端接命令来选择每一总线信号导体110、120的端接电阻。模块225针对由总线状态信息或总线端接命令所指示的总线状态选择每一总线信号导体110、120的预定为与数字信号总线105的可靠操作一致的最高端接电阻。通过设置每一端接开关210的状态及每一可变端接电阻器215的值而选择总线导体端接电阻。
[0017]在一些实施例中，自适应总线端接设备200还包含耦合到共用电压节点150的VTT发电机160。VTT发电机160为电压调节器且在共用电压节点150处维持恒定电压电平。
[0018]自适应数字信号总线端接设备200还包含耦合到端接逻辑模块225的时钟频率检测逻辑235。时钟频率检测逻辑23