一种图形化时钟质量检测分析的方法
【技术领域】
[0001]图形化时钟质量检测分析方法是EDA工具在时钟设计、时钟综合过程中的一种自动检测时钟电路中的存在问题，图形化显示影响时钟质量的关键特征结构，并提供优化方案的方法。本发明属于EDA设计领域。
【背景技术】
[0002]随着集成电路设计规模的扩大和工艺的日趋复杂，对时钟信号控制电路要求越来越高，后端物理设计不得不依赖于EDA (电子设计自动化)工具的辅助。时钟信号控制着电路中所有同步单兀的工作，随着超闻速、低功耗、闻性能的集成电路发展，时钟电路的规丰旲和复杂度也越来越大，在时钟设计和时钟综合过程中收敛周期越来越长。如何保证时钟系统设计的正确性，提高时钟系统的性能和可靠性，缩短收敛周期已经成为了设计瓶颈问题。
[0003]通常一个时钟结构包括时钟定义点、组合逻辑单元(例如门控时钟单元)，同步单元(例如触发器单元)等。同步单元之间通过组合逻辑单元进行数据信号传递，在时钟信号的有效跳沿或者有效电平时进行数据锁存。
[0004]当时钟系统越来越庞大，时钟驱动的同步单元越来越多，相互时序关系和时钟相互依赖关系也越来越复杂，影响时钟控制系统质量的因素也越来越多。设计者在时钟设计过程中分析以及找出设计缺陷的难度也越来越大。如何简单明了地显示时钟结构和相互关系，如何突出表达时钟的结构特点，如何快速找出当前时钟设计中影响时钟控制系统质量关键问题所在，缩短时钟设计综合收敛周期，都成为了业界关注的焦点问题。目前现有工具无法对时钟系统进行有效的、系统的分析，找出关键问题结构，并通过图形化方式展现存在问题的电路结构，提出优化方案。
[0005]因此在这里我们提出了一种方法:图形化时钟质量检测分析的方法，它清晰展示当前时钟系统结构，为设计者提供一键式快速分析并发现设计缺陷，并根据问题严重性排序，以便快速解决问题，从而提高了时钟树综合的质量，保证了芯片的时序收敛。
【发明内容】
[0006]本发明提出一种一键式自动检测时钟系统质量的方法，这种方法自动分析当前时钟系统中存在的可能影响时钟控制质量的关键结构，使用一个窗口，一个按键即可快速检测分析，找出关键问题所在；并把这些问题通过图形化方式进行展现，提供从局部到整体的全面图形结构。
[0007]基本思想:对于一个复杂的时钟系统，在时钟设计和时钟综合过程中，会存在各种问题。现有EDA工具提供了时钟系统的很多种分析报告，但设计者中很难从众多分析报告中得知当前时钟系统存在的关键问题。因此我们提出一种一键式自动检测分析时钟结构的方法，提供操作简单明了的用户界面，在一个窗口内即能快速检测并显示其存在的主要问题。
[0008]图1为自动检测的入口点，只需一个按钮就能找出时钟设计中存在的各种问题。简单明了的界面，解决了设计者不知从何入手分析查找问题的困难。具体的分析结果如图2显示，按照对时钟质量影响的重要程度进行排序，使得更容易找到瓶颈关键问题。在每一类型错误条目中，可以详细查看具体的问题，分析其具体结构、对时钟结构造成何种影响、以及提出优化方案。图3显示了某一类问题的分析结果，其中左边树型结构列出了当前设计中存在的所有的这类问题；右边上半部分图形显示所选中的时钟连接结构；下半部分分别对当前结构的定义、对整个时钟结构的影响、以及如何修正优化该结构给出了简要的说明和指导(如图5所示)。
[0009]为了更好的理解分析结果，我们提供了特征结构示意图用以解释当前结构，如图4所示。为了让设计者更加明确该问题在整个时钟系统的具体位置，支持在时钟图形模块中闻売显不当如的结构。为了便于在复杂的时钟系统结构进行查找定位，窗口还支持关键字查询和有效性、可靠性的检查结果高亮显示功能。如图7所示，用户还可以配置检测选项，例如检测哪些类别错误，检测哪些时钟等。
[0010]除了图形化分析结果之外，还可以将本次检测结果以文字报告形式保存，如图6所示。这也大大方便了前端设计工程师与后端设计工程师之间的沟通。
[0011]
【附图说明】
[0012]图1自动检测系统主窗口
图2检测结果按照对质量影响重要程度排序
图3详细结果分析窗口
图4图形化定义一种错误结构
图5对错误结构的简要说明
图6检测结果文字报告
图7配置检测选项窗口
具体实施步骤:
结合一个具体的实例说明图形化时钟质量检测分析的方法，操作流程步骤如下:
O准备电路单元库文件，记录连接关系的电路网表文件，定义时钟和时延约束的文件；
2)打开EDA工具，显示如图1所示的时钟检测系统主窗口，其中所包含的三个主要功功能区域！Diagnosis/ Schematic/自动检测按键；
3)点击自动检测按键开始检测当前时钟系统，结果在如图2所示；
4)点击具体某一类错误或警告的结果按键，显示图3详细的结果分析窗口；
5)在结果分析窗口，点击Demo按钮显示图4该类问题的图形定义；
6)在结果分析窗口的右下部，分别对当前问题的定义、对时钟系统影响以及相应的优化方案做出了简要说明，如图5所示；
将本次检测结果以文字报告形式保存，如图6所示。
【主权项】
1.一种图形化时钟质量检测分析的方法，涉及到EDA设计工具的主要特征为: (1)通过一个按键自动检测时钟系统中所有错误； (2)在一个窗口中按照错误影响重要程度排序，分析当前时钟设计中存在的所有问题； (3)在详细结果分析窗口中，找到当前时钟设计中的同类错误，并以图形化方式显示错误的特征结构； (4)在详细结果分析窗口中，图形化定义说明错误结构，阐述该结构对时钟系统的影响，并提供优化解决方案； (5)对分析结果产生相应的文字报告。
2.具有特征(I)、(2)、(3)的组合。
3.具有特征(3)、(4)的组合。
4.具有特征(I)、(3)、(4)、(5)的组合。
【专利摘要】随着大规模集成电路的时钟系统结构日趋复杂，在时钟设计和时钟综合过程中如何快速找出影响时钟质量关键问题所在，缩短时钟设计综合收敛周期，成为了业界关注的焦点问题。本文提出一种图形化时钟质量检测分析的方法，通过简单的一个按键快速检测当前时钟设计中存在问题，并通过图形窗口显示检测结果，大大简化了设计工程师分析问题的复杂度；在详细结果分析窗口中，图形化显示存在问题的特征结构，并对错误结构定义、对整个时钟系统影响、以及如何优化错误结构作出简要说明；还支持将检测的结果产生相对应的文字报告，极大方便了前端和后端设计工程师之间的交流。
【IPC分类】G06F17-50
【公开号】CN104715095
【申请号】CN201310689859
【发明人】汪燕芳, 董森华, 刘毅, 牛飞飞
【申请人】北京华大九天软件有限公司
【公开日】2015年6月17日
【申请日】2013年12月17日